KR20120035398A - 반도체 소자의 형성 방법 - Google Patents
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Abstract
본 발명의 제 1 실시예에 따른 반도체 소자의 형성 방법은 반도체 기판 상부에 파티션 라인패턴 및 상기 파티션 라인패턴의 단부와 연결되는 파티션 패드패턴을 형성하는 단계와, 상기 파티션 라인 패턴 및 상기 파티션 패드 패턴의 측벽에 스페이서 절연층을 형성하는 단계와, 상기 스페이서 절연층 사이가 매립되도록 갭필층을 형성하는 단계와, 상기 파티션 라인패턴과 상기 파티션 패드패턴이 연결되는 영역을 노출시키는 제 1 컷팅 마스크 패턴을 형성하는 단계와, 상기 제 1 컷팅 마스크 패턴을 마스크로 상기 스페이서 절연층 및 이와 이웃하는 상기 파티션 라인패턴 및 상기 갭필층을 제거하는 단계와, 상기 제 1 컷팅 마스크 패턴에 의해 제거된 영역과 이웃하며 상기 갭필층과 이와 이웃하는 상기 스페이서 절연층, 상기 스페이서 절연층과 이웃하는 상기 파티션 라인패턴의 일부를 덮는 섬타입의 제 1 패턴 및 상기 파티션 라인패턴과 이와 이웃하는 상기 스페이서 절연층, 상기 스페이서 절연층과 이웃하는 갭필층의 일부를 덮는 제 2 패턴을 포함하는 제 2 컷팅 마스크 패턴을 형성하는 단계와, 상기 제 2 컷팅 마스크 패턴을 마스크로 상기 스페이서 절연층을 제거하는 단계를 포함하여, 반도체 소자의 고집적화로 라인 타입의 소자분리막을 적용하는 경우에도 6F2 구조에서 요구되는 형태의 패턴을 용이하게 형성하여 반도체 소자의 특성을 향상시킬 수 있는 효과를 제공한다.
Description
본 발명은 반도체 소자의 형성 방법에 관한 것으로, 보다 자세하게는 네거티브 스페이서 패터닝을 이용하는 반도체 소자의 형성 방법에 관한 것이다.
최근의 대부분의 전자 제품들(electronic appliances)은 반도체 소자(semiconductor devices)를 구비한다. 반도체 소자는 트랜지스터, 저항 및 커패시터 등의 전자 부품(electronic element)들을 구비하며, 이들 전자 부품들은 전자 제품들의 부분적 기능을 수행할 수 있도록 설계된 후, 반도체 기판 상에 집적된다. 예를 들면, 컴퓨터 또는 디지털 카메라 등의 전자 제품들은 정보 저장을 위한 메모리 칩(memory chip), 정보 제어를 위한 처리 칩(processing chip) 등의 반도체 장치들을 구비하고, 메모리 칩 및 처리 칩은 반도체 기판 상에 집적된 전자 부품들을 구비한다.
반도체 소자는 소비자가 요구하는 우수한 성능 및 저렴한 가격을 충족시키기 위해, 점점 더 고집적화될 필요가 있다. 반도체 메모리 소자의 집적도가 높아지면서 디자인 룰(design rule)이 감소하게 되어 반도체 소자의 패턴도 미세화되고 있다. 반도체 소자의 극미세화 및 고집적화가 진행됨에 따라 메모리 용량의 증가에 비례하여 전체적인 칩(chip) 면적은 증가되고 있지만 실제로 반도체 소자의 패턴이 형성되는 셀(cell) 영역의 면적은 감소되고 있다. 따라서, 원하는 메모리 용량을 확보하기 위해서는 한정된 셀 영역 내에 보다 많은 패턴이 형성되어야만 하므로, 패턴의 선폭(critical dimension)이 감소된 미세 패턴을 형성하여야 한다.
그러나 이러한 소자의 고집적화로 인해 요구되는 미세 패턴을 구현하기 위한 노광 장비의 발전은 기술의 발전을 만족시키지 못하고 있는 형편이다. 특히, 기존의 노광 장비를 이용하여 실리콘이 함유된 포토레지스트막을 노광 및 현상 공정을 실시하여 실리콘이 함유된 포토레지스트 패턴을 형성할 경우 노광 장비의 해상 능력에 한계를 가진다.
미세 패턴을 형성하는 방법에는 이중 패터닝 기술(DPT, Double Patterning Technology)이 있는데, 이는 패턴 주기의 2배의 주기를 갖는 패턴을 노광하고 식각한 후 그 사이 사이에 이와 동일하게 패턴 주기의 2배 주기를 갖는 2번째 패턴을 노광하고 식각하는 이중 노광 식각 기술(DE2T, Double Expose Etch Technology)과, 스페이서(Spacer)를 이용하는 스페이서 패터닝 기술(SPT, Spacer Patterning Technology)로 나눌 수 있다.
여기서, 스페이서 패터닝 기술은 포지티브 스페이서 패터닝 기술과 네거티브 패터닝 기술로 나누어질 수 있는데, 30nm 급의 반도체 소자의 패터닝은 일반적으로 포지티브 스페이서 패터닝 기술을 이용하여 수행되어 왔다.
예를들어 40nm 급의 소자분리막은 단일 패터닝으로 형성하였고, 30nm 급 6F2에서의 소자분리막은 포지티브 스페이서 패터닝 기술을 이용하여 형성하여 왔다. 그러나 20nm 급 6F2의 소자분리막은 활성영역의 면적을 확보하기 위하여 기존의 포지티브 스페이서 패터닝을 수행하는 경우에는 소자분리막의 쓰러짐, 활성영역의 면적 부족 및 패터닝 마진 감소하는 문제가 있다.
이에 따라 20nm 급 6F2의 소자분리막은 섬 타입(island type)이 아닌 라인타입으로 형성되어야 하는데 이에 따라 후속 공정에서 형성되는 매립형 게이트 패터닝 시 고립형 게이트를 형성하여 셀을 분리하는 방식이 적용된다. 구체적으로 연속되는 2개의 매립형 게이트는 동작에 사용되는 게이트로 사용되며 이후 연속되는 2개의 매립형 게이트는 셀을 분리하기 위한 용도로 사용된다.
따라서, 라인타입의 소자분리막의 형성 시 고립 매립형 게이트는 서로 연결되도록 형성하고, 동작에 사용되는 게이트 라인 끝에 비트라인과 연결되는 패드부를 형성하여야 하는데 기존에 포지티브 스페이서 패터닝으로는 구현되기 어려운 한계가 있다.
본 발명은 반도체 소자의 고집적화로 라인 타입의 소자분리막을 적용하는 경우 6F2 구조에서 요구되는 형태의 패턴을 포지티브 스페이서 패터닝으로 구현되기 어려운 문제를 해결하고자 한다.
본 발명의 제 1 실시예에 따른 반도체 소자의 형성 방법은 반도체 기판 상부에 파티션 라인패턴 및 상기 파티션 라인패턴의 단부와 연결되는 파티션 패드패턴을 형성하는 단계와, 상기 파티션 라인 패턴 및 상기 파티션 패드 패턴의 측벽에 스페이서 절연층을 형성하는 단계와, 상기 스페이서 절연층 사이가 매립되도록 갭필층을 형성하는 단계와, 상기 파티션 라인패턴과 상기 파티션 패드패턴이 연결되는 영역을 노출시키는 제 1 컷팅 마스크 패턴을 형성하는 단계와, 상기 제 1 컷팅 마스크 패턴을 마스크로 상기 스페이서 절연층 및 이와 이웃하는 상기 파티션 라인패턴 및 상기 갭필층을 제거하는 단계와, 상기 제 1 컷팅 마스크 패턴에 의해 제거된 영역과 이웃하며 상기 갭필층과 이와 이웃하는 상기 스페이서 절연층, 상기 스페이서 절연층과 이웃하는 상기 파티션 라인패턴의 일부를 덮는 섬타입의 제 1 패턴 및 상기 파티션 라인패턴과 이와 이웃하는 상기 스페이서 절연층, 상기 스페이서 절연층과 이웃하는 갭필층의 일부를 덮는 제 2 패턴을 포함하는 제 2 컷팅 마스크 패턴을 형성하는 단계와, 상기 제 2 컷팅 마스크 패턴을 마스크로 상기 스페이서 절연층을 제거하는 단계를 포함하는 것을 특징으로 한다.
그리고, 상기 파티션 라인패턴 및 상기 파티션 패드패턴을 형성하는 단계 이전 상기 반도체 기판 상부에 절연막을 형성하는 단계를 더 포함하는 것을 특징으로 한다.
그리고, 상기 파티션 라인패턴 및 상기 파티션 패드패턴을 형성하는 단계에서 상기 절연막이 상부가 일부 식각되어 절연막 패턴을 형성하는 것을 특징으로 한다.
그리고, 상기 제 1 컷팅 마스크 패턴을 마스크로 상기 스페이서 절연층 및 이와 이웃하는 상기 파티션 라인패턴 및 상기 갭필층을 제거하는 단계는 상기 스페이서 절연층과 상기 파티션 라인패턴 및 상기 갭필층과의 식각선택비를 이용하여 상기 스페이서 절연층은 제거되지 않도록 하는 것을 특징으로 한다.
그리고, 상기 제 2 컷팅 마스크 패턴을 형성하는 단계 이후, 상기 SOC막 및 하드마스크층을 형성하는 단계를 더 포함하는 것을 특징으로 한다.
그리고, 상기 제 1 패턴 및 상기 제 2 패턴은 섬 타입을 포함하는 것을 특징으로 한다.
그리고, 상기 제 2 컷팅 마스크 패턴을 마스크로 상기 스페이서 절연층을 제거하는 단계 이후 상기 스페이서 절연층이 제거된 후 남아있는 상기 파티션 라인패턴, 상기 파티션 패드패턴 및 상기 갭필층을 마스크로 상기 반도체 기판을 식각하여 트렌치를 형성하는 단계를 더 포함하는 것을 특징으로 한다.
그리고, 상기 트렌치는 라인 타입의 제 1 트렌치와, 상기 제 1 트렌치와 평행하며 이격되는 제 2 트렌치와, 상기 제 1 트렌치 및 상기 제 2 트렌치와 평행하며 이격되는 제 3 트렌치와, 상기 제 3 트렌치와 연결되고 상기 제 3 트렌치와 수직하는 제 4 트렌치를 포함하는 것을 특징으로 한다.
본 발명의 제 2 실시예에 따른 반도체 소자의 형성 방법은 반도체 기판 상부에 파티션 라인패턴과 상기 파티션 라인패턴의 단부와 연결되는 파티션 패드패턴을 형성하는 단계와, 상기 파티션 라인패턴 및 상기 파티션 패드패턴의 측벽에 스페이서 절연층을 형성하는 단계와, 상기 스페이서 절연층의 사이가 매립되도록 갭필층을 형성하는 단계와, 상기 파티션 라인패턴과 상기 파티션 패드패턴이 연결되는 영역을 노출시키고, 상기 스페이서 절연층과 이와 이웃하는 상기 갭필층과 상기 파티션 라인패턴을 노출시키는 제 1 요철부 및 상기 갭필층과 이웃하는 스페이서 절연층을 사이에 두고 상기 제 1 요철부와 이격되는 제 2 요철부를 포함하는 제 1 컷팅 마스크 패턴을 형성하는 단계와, 상기 제 1 컷팅 마스크 패턴을 마스크로 상기 스페이서 절연층 및 이와 이웃하는 상기 파티션 라인패턴 및 상기 갭필층을 제거하는 단계와, 상기 제 1 요철부 및 상기 제 2 요철부에 의해 노출된 영역의 일부를 덮되, 상기 제 1 요철부 및 상기 제 2 요철부의 요부로부터 이격되는 제 1 패턴 및 제 2 패턴을 포함하는 제 2 컷팅 마스크 패턴을 형성하는 단계와, 상기 제 2 컷팅 마스크 패턴을 마스크로 상기 스페이서 절연층을 제거하는 단계를 포함하는 것을 특징으로 한다.
그리고, 상기 파티션 라인패턴 및 상기 파티션 패드패턴을 형성하는 단계 이전 상기 반도체 기판 상부에 절연막을 형성하는 단계를 더 포함하는 것을 특징으로 한다.
그리고, 상기 파티션 라인패턴 및 상기 파티션 패드패턴을 형성하는 단계에서 상기 절연막이 상부가 일부 식각되어 절연막 패턴을 형성하는 것을 특징으로 한다.
그리고, 상기 제 1 컷팅 마스크 패턴을 마스크로 상기 스페이서 절연층 및 이와 이웃하는 상기 파티션 라인패턴 및 상기 갭필층을 제거하는 단계는 상기 스페이서 절연층과 상기 파티션 라인패턴 및 상기 갭필층과의 식각선택비를 이용하여 상기 스페이서 절연층은 제거되지 않도록 하는 것을 특징으로 한다.
그리고, 상기 제 2 컷팅 마스크 패턴을 마스크로 상기 스페이서 절연층을 제거하는 단계 이후 상기 스페이서 절연층이 제거된 후 남아있는 상기 파티션 라인패턴, 상기 파티션 패드패턴 및 상기 갭필층을 마스크로 상기 반도체 기판을 식각하여 트렌치를 형성하는 단계를 더 포함하는 것을 특징으로 한다.
그리고, 상기 트렌치는 라인 타입의 제 1 트렌치와, 상기 제 1 트렌치와 이격되며 평행하되 상기 제 1 트렌치의 길이보다 짧은 길이를 갖는 제 2 트렌치와, 상기 제 1 트렌치 및 상기 제 2 트렌치와 평행하며 이격되는 제 3 트렌치와, 상기 제 3 트렌치 단부와 연결되고 상기 제 3 트렌치와 수직하는 제 4 트렌치와, 상기 제 4 트렌치와 평행한 방향으로 확장되며 상기 제 2 트렌치의 단부와 연결되되 상기 제 1 트렌치 및 상기 제 3 트렌치와 이격되는 패드부를 포함하는 것을 특징으로 한다.
본 발명의 제 3 실시예에 따른 반도체 소자의 형성 방법은 반도체 기판 상부에 파티션 라인패턴과 상기 파티션 라인패턴의 단부와 연결되는 파티션 패드패턴을 형성하는 단계와, 상기 파티션 라인패턴 및 상기 파티션 패드패턴의 측벽에 스페이서 절연층을 형성하는 단계와, 상기 스페이서 절연층의 사이가 매립되도록 갭필층을 형성하는 단계와, 상기 파티션 라인패턴과 상기 파티션 패드패턴이 연결되는 영역을 노출시키고, 상기 갭필층을 중심으로 이웃하는 스페이서 절연층을 노출시키는 제 1 요철부 및 상기 스페이서 절연층을 중심으로 이웃하는 파티션 라인패턴과 갭필층을 사이에 두고 상기 제 1 요철부와 이격되고 상기 파티션 라인패턴을 중심으로 이웃하는 상기 스페이서 절연층을 노출시키는 제 2 요철부를 포함하는 제 1 컷팅 마스크 패턴을 형성하는 단계와, 상기 제 1 컷팅 마스크 패턴을 마스크로 상기 스페이서 절연층 및 이와 이웃하는 상기 파티션 라인패턴 및 상기 갭필층을 제거하는 단계와, 상기 제 1 컷팅 마스크 패턴의 제 1 요철부 및 상기 제 2 요철부에 의해 노출된 영역의 일부를 덮는 제 1 패턴 및 제 2 패턴과, 상기 제 1 컷팅 마스크 패턴의 제 1 요철부 및 상기 제 2 요철부에 의해 노출된 영역과 연결되고 스페이서 절연층을 중심으로 양측에 구비되는 파티션 패턴과 갭필층을 덮는 제 3 패턴 및 제 4 패턴을 포함하는 제 2 컷팅 마스크 패턴을 형성하는 단계와, 상기 제 2 컷팅 마스크 패턴을 마스크로 상기 스페이서 절연층을 제거하는 단계를 포함하는 것을 특징으로 한다.
그리고, 상기 파티션 라인패턴 및 상기 파티션 패드패턴을 형성하는 단계 이전 상기 반도체 기판 상부에 절연막을 형성하는 단계를 더 포함하는 것을 특징으로 한다.
그리고, 상기 파티션 라인패턴 및 상기 파티션 패드패턴을 형성하는 단계에서 상기 절연막이 상부가 일부 식각되어 절연막 패턴을 형성하는 것을 특징으로 한다.
그리고, 상기 제 1 패턴, 상기 제 2 패턴, 상기 제 3 패턴 및 상기 제 4 패턴은 섬타입인 것을 특징으로 한다.
그리고, 상기 제 1 컷팅 마스크 패턴을 마스크로 상기 스페이서 절연층 및 이와 이웃하는 상기 파티션 라인패턴 및 상기 갭필층을 제거하는 단계는 상기 스페이서 절연층과 상기 파티션 라인패턴 및 상기 갭필층과의 식각선택비를 이용하여 상기 스페이서 절연층은 제거되지 않도록 하는 것을 특징으로 한다.
그리고, 상기 제 2 컷팅 마스크 패턴을 마스크로 상기 스페이서 절연층을 제거하는 단계 이후 상기 스페이서 절연층이 제거된 후 남아있는 상기 파티션 라인패턴, 상기 파티션 패드패턴 및 상기 갭필층을 마스크로 상기 반도체 기판을 식각하여 트렌치를 형성하는 단계를 더 포함하는 것을 특징으로 한다.
그리고, 상기 트렌치는 라인 타입의 제 1 트렌치와, 상기 제 1 트렌치와 이격되며 평행하되 상기 제 1 트렌치의 길이보다 긴 길이를 갖는 제 2 트렌치와, 상기 제 1 트렌치 및 상기 제 2 트렌치와 평행하며 이격되는 제 3 트렌치와, 상기 제 3 트렌치 단부와 연결되고 상기 제 3 트렌치와 수직하는 제 4 트렌치와, 상기 제 4 트렌치와 평행한 방향으로 확장되며 상기 제 2 트렌치의 단부와 연결되되 상기 제 1 트렌치 및 상기 제 3 트렌치와 이격되는 패드부를 포함하는 것을 특징으로 한다.
본 발명의 제 4 실시예에 따른 반도체 소자의 형성 방법은 반도체 기판 상부에 파티션 라인패턴과 상기 파티션 라인패턴의 단부와 연결되는 파티션 패드패턴을 형성하는 단계와, 상기 파티션 라인패턴 및 상기 파티션 패드패턴의 측벽에 스페이서 절연층을 형성하는 단계와, 상기 스페이서 절연층의 사이가 매립되도록 갭필층을 형성하는 단계와, 상기 파티션 라인패턴과 상기 파티션 패드패턴이 연결되는 영역을 노출시키고, 상기 갭필층을 중심으로 이웃하는 스페이서 절연층을 노출시키는 제 1 홀패턴 및 상기 스페이서 절연층을 중심으로 이웃하는 파티션 라인패턴과 갭필층을 사이에 두고 상기 제 1 홀패턴과 이격되고 상기 파티션 라인패턴을 중심으로 이웃하는 상기 스페이서 절연층을 노출시키는 제 2 홀패턴을 포함하는 제 1 컷팅 마스크 패턴을 형성하는 단계와, 상기 제 1 컷팅 마스크 패턴을 마스크로 상기 스페이서 절연층 및 이와 이웃하는 상기 파티션 라인패턴 및 상기 갭필층을 제거하는 단계와, 상기 제 1 컷팅 마스크 패턴에 의해 상기 파티션 라인패턴 및 파티션 패드패턴이 연결되는 영역이 제거되어 노출된 영역과 상기 제 1 홀패턴에 의해 노출된 영역 사이에 구비되며, 갭필층과 이와 이웃하는 스페이서 절연층을 덮는 제 1 패턴과, 상기 제 1 컷팅 마스크 패턴에 의해 상기 파티션 라인패턴 및 파티션 패드패턴이 연결되는 영역이 제거되어 노출된 영역과 상기 제 2 홀패턴에 의해 노출된 영역 사이에 구비되며, 파티션 라인 패턴과 이와 이웃하는 스페이서 절연층을 덮는 제 2 패턴과, 상기 제 1 홀패턴에 의해 노출된 영역과 이웃하며, 스페이서 절연층(122)과 이와 이웃하는 파티션 라인 패턴과 갭필층을 덮는 제 3 패턴 및 제 4 패턴을 포함하는 제 2 컷팅 마스크 패턴을 형성하는 단계와, 상기 제 2 컷팅 마스크 패턴을 마스크로 상기 스페이서 절연층을 제거하는 단계를 포함하는 것을 특징으로 한다.
그리고, 상기 파티션 라인패턴 및 상기 파티션 패드패턴을 형성하는 단계 이전 상기 반도체 기판 상부에 절연막을 형성하는 단계를 더 포함하는 것을 특징으로 한다.
그리고, 상기 파티션 라인패턴 및 상기 파티션 패드패턴을 형성하는 단계에서 상기 절연막이 상부가 일부 식각되어 절연막 패턴을 형성하는 것을 특징으로 한다.
그리고, 상기 제 1 패턴, 상기 제 2 패턴, 상기 제 3 패턴 및 상기 제 4 패턴은 섬타입인 것을 특징으로 한다.
그리고, 상기 제 1 컷팅 마스크 패턴을 마스크로 상기 스페이서 절연층 및 이와 이웃하는 상기 파티션 라인패턴 및 상기 갭필층을 제거하는 단계는 상기 스페이서 절연층과 상기 파티션 라인패턴 및 상기 갭필층과의 식각선택비를 이용하여 상기 스페이서 절연층은 제거되지 않도록 하는 것을 특징으로 한다.
그리고, 상기 제 2 컷팅 마스크 패턴을 마스크로 상기 스페이서 절연층을 제거하는 단계 이후 상기 스페이서 절연층이 제거된 후 남아있는 상기 파티션 라인패턴, 상기 파티션 패드패턴 및 상기 갭필층을 마스크로 상기 반도체 기판을 식각하여 트렌치를 형성하는 단계를 더 포함하는 것을 특징으로 한다.
그리고. 상기 트렌치는 라인 타입의 제 1 트렌치와, 상기 제 1 트렌치와 이격되며 평행하되 상기 제 1 트렌치의 길이보다 긴 길이를 갖는 제 2 트렌치와, 상기 제 1 트렌치 및 상기 제 2 트렌치와 평행하며 이격되는 제 3 트렌치와, 상기 제 3 트렌치 단부와 연결되고 상기 제 3 트렌치와 수직하는 제 4 트렌치와, 상기 제 4 트렌치와 평행한 방향으로 확장되며 상기 제 2 트렌치의 단부와 연결되되 상기 제 1 트렌치 및 상기 제 3 트렌치와 이격되는 패드부를 포함하는 것을 특징으로 한다.
본 발명은 반도체 소자의 고집적화로 라인 타입의 소자분리막을 적용하는 경우에도 6F2 구조에서 요구되는 형태의 패턴을 용이하게 형성하여 반도체 소자의 특성을 향상시킬 수 있는 효과를 제공한다.
도 1은 본 발명의 반도체 소자를 나타낸 평면도.
도 2a 내지 도 2j는 본 발명의 제 1 실시예에 따른 반도체 소자의 형성 방법을 나타낸 것으로, (ⅰ)은 평면도이고 (ⅱ)는 x-x'를 자른 단면도.
도 3a 내지 도 3d는 본 발명의 제 2 실시예에 따른 반도체 소자의 형성 방법을 나타낸 것으로, (ⅰ)은 평면도이고 (ⅱ)는 x-x'를 자른 단면도.
도 4a 내지 도 4d는 본 발명의 제 3 실시예에 따른 반도체 소자의 형성 방법을 나타낸 것으로, (ⅰ)은 평면도이고 (ⅱ)는 x-x'를 자른 단면도.
도 5a 내지 도 5d는 본 발명의 제 4 실시예에 따른 반도체 소자의 형성 방법을 나타낸 것으로, (ⅰ)은 평면도이고 (ⅱ)는 x-x'를 자른 단면도.
도 2a 내지 도 2j는 본 발명의 제 1 실시예에 따른 반도체 소자의 형성 방법을 나타낸 것으로, (ⅰ)은 평면도이고 (ⅱ)는 x-x'를 자른 단면도.
도 3a 내지 도 3d는 본 발명의 제 2 실시예에 따른 반도체 소자의 형성 방법을 나타낸 것으로, (ⅰ)은 평면도이고 (ⅱ)는 x-x'를 자른 단면도.
도 4a 내지 도 4d는 본 발명의 제 3 실시예에 따른 반도체 소자의 형성 방법을 나타낸 것으로, (ⅰ)은 평면도이고 (ⅱ)는 x-x'를 자른 단면도.
도 5a 내지 도 5d는 본 발명의 제 4 실시예에 따른 반도체 소자의 형성 방법을 나타낸 것으로, (ⅰ)은 평면도이고 (ⅱ)는 x-x'를 자른 단면도.
이하에서는 본 발명의 실시예에 따라 첨부된 도면을 참조하여 상세히 설명하기로 한다.
도 1에 도시된 바와 같이 본 발명의 반도체 소자는 반도체 기판 내 구비된 제 1 트렌치(T1)와, 제 1 트렌치(T1)와 이웃하며 제 1 트렌치(T1) 방향으로 확장된 단부를 갖는 패드부(P)를 포함하는 제 2 트렌치(T2)와, 제 1 트렌치(T1) 및 제 2 트렌치(T2)와 이웃하며 일측부가 연결되는 제 3 트렌치(T3)를 포함한다. 여기서 제 1 트렌치(T1) 및 제 2 트렌치(T2)는 셀을 동작시키는 게이트용 트렌치인 것이 바람직하고, 제 3 트렌치(T3)는 고립 게이트용 트렌치인 것이 바람직하다.
상술한 구성을 갖는 반도체 소자의 형성 방법은 다음과 같다.
도 2a 내지 도 2j는 본 발명의 제 1 실시예에 따른 반도체 소자의 형성 방법을 나타낸 것으로, (ⅰ)은 평면도이고 (ⅱ)는 x-x'를 자른 단면도이다.
도 2a에 도시된 바와 같이, 소자분리막(102)에 의해 정의되는 활성영역(104)을 포함하는 반도체 기판(100) 상에 패드산화막(106), 패드질화막(108), 절연막(110), 파티션층(112,partition layer), 하드마스크층(114) 및 실리콘 산화질화막(116)을 형성한다. 여기서, 절연막(110)은 PETEOS(Plasma Enhanced Tetra Ethyl Ortho Silicate)를 포함하는 것이 바람직하고, 파티션층(112)은 폴리실리콘을 포함하는 것이 바람직하다. 또한, 하드마스크층(114)은 비정질 탄소층을 포함하는 것이 바람직하다. 이때, 파티션층(112)은 일반적인 감광막 패턴으로 패터닝되기 어렵기 때문에 하드마스크층(114)과 실리콘 산화질화막을 형성하여 파티션층(112)을 패터닝하는데 하드마스크의 역할을 수행하도록 한다.
이어서, 반사방지막(118)을 형성한 후 감광막 패턴(120)을 형성한다. 여기서 감광막 패턴(120)의 피치(pitch)는 최종으로 형성되는 매립형 게이트 피치의 2배가 되도록 형성하는 것이 바람직하다. 감광막 패턴(120)은 도 2a의 (ⅰ)에 도시된 바와 같이 감광막 패턴(120)의 일측은 라인 패턴으로 형성되고 타측은 각 라인 패턴을 연결하는 패드 패턴인 것이 바람직하다.
도 2b에 도시된 바와 같이, 감광막 패턴(120)을 마스크로 파티션층(112)이 노출되도록 반사방지막(118) 및 실리콘 산화질화막(116)을 식각하여 실리콘 산화질화막 패턴(116a)을 형성한다. 이어서, 질화막 패턴(116a)을 마스크로 하드마스크층(114)을 식각하여 하드마스크 패턴(114a)을 형성한다.
도 2c에 도시된 바와 같이, 실리콘 산화질화막 패턴(116a) 및 하드마스크 패턴(114a)을 마스크로 절연막(110)이 노출되도록 파티션층(112)을 식각하여 파티션 패턴(112a)을 형성한다. 여기서, 파티션 패턴(112a)은 라인부와 패드부를 포함하는데, 편의상 라인부는 파티션 라인 패턴(112a')이라 하고, 패드부는 파티션 패드 패턴(112a'')이라 한다.
이어서, 파티션 패턴(112a)을 마스크로 절연막(110)의 일부를 식각하여 절연막 패턴(110a)을 형성하는 것이 바람직하다. 여기서 절연막 패턴(110a)을 형성하는 이유는 도 2j를 참조하여 후술한다.
도 2d에 도시된 바와 같이, 절연막(110), 절연막 패턴(110a) 및 파티션 패턴(112a) 상부에 스페이서 절연층(122)을 형성하는 것이 바람직하다. 여기서 스페이서 절연층(122)은 산화막을 포함하는 것이 바람직하다. 스페이서 절연층(122)의 두께는 후속 공정에 형성되는 매립형 게이트의 선폭에 영향을 미치므로 스텝커버리지(step coverage)가 우수한 물질로 형성하고, 스페이서 절연층(122)은 원자층 증착방법(Atomic Layer Deposition)으로 형성되는 것이 바람직하다.
도 2e에 도시된 바와 같이, 스페이서 절연층(122) 사이의 공간이 매립되도록 갭필층(124)을 형성한다. 갭필층(124)은 파티션층(112)과 동일한 물질인 것이 바람직하다.
도 2f에 도시된 바와 같이, 갭필층(124)에 에치백 공정을 수행하여 평탄화시킨다. 여기서 에치백은 건식 에치백 공정으로 수행되는 것이 바람직하며, 에치백 공정 이외에도 평탄화 식각 공정 또는 습식 스트립 공정으로도 수행되는 것이 바람직하다. 이어서, 파티션 패턴(112a)이 노출되도록 스페이서 절연층(122)에 에치백 공정을 수행한다.
도 2g에 도시된 바와 같이, 파티션 패턴(112a), 스페이서 절연층(122) 및 갭필층(124) 상부에 제 1 컷팅 마스크 패턴(126)을 형성한다. 제 1 컷팅 마스크 패턴(126)은 고립 게이트용 트렌치(TI,도 2j 참조)의 일측이 연결되어 정의되도록 하는 마스크 역할을 하는 것으로, 파티션 라인 패턴(112a')과 파티션 패드 패턴(112a'')이 연결되는 부분이 노출되도록 형성하며, 제 1 컷팅 마스크 패턴(126)에 노출되는 영역은 라인 형태인 것이 바람직하다. 보다 자세하게는 제 1 컷팅 마스크 패턴(126)은 갭필층(124)의 단부를 'ㄷ'자 형태로 감싸고 있는 스페이서 절연층(122)을 노출시키는 것이 바람직하다.
도 2h에 도시된 바와 같이, 제 1 컷팅 마스크 패턴(126)을 마스크로 절연막(110)이 노출되도록 파티션 패턴(112a)과 갭필층(124)을 제거한다. 이때, 파티션 패턴(112a)과 갭필층(124)은 스페이서 절연층(122)과 상이한 식각 석택비를 가지기 때문에 제 1 컷팅 마스크 패턴(126)을 마스크로 파티션 패턴(112a)과 갭필층(124)을 제거하는 과정에서 스페이서 절연층(122)은 제거되지 않는다. 파티션 패턴(112a)과 갭필층(124)은 건식 식각으로 제거되는 것이 바람직하다. 이후, 제 1 컷팅 마스크 패턴(126)은 스트립으로 제거한다.
도 2i에 도시된 바와 같이, 절연막(110), 파티션 패턴(112a), 스페이서 절연층(122) 및 갭필층(124) 상에 SOC막(128), 하드마스크층(130)을 형성한다. 여기서 SOC막(128)은 제 1 컷팅 마스크 패턴(126)을 이용한 패터닝 공정으로 절연막(110)이 노출되면서 발생된 단차가 극복되도록 평탄화시키는 역할을 한다. 또한 하드마스크층(130)은 Si-ARC(Anti Reflect Coating) 또는 BARC(Bottom Anti Reflective Coating)을 포함하는 것이 바람직하다.
이어서, 제 1 컷팅 마스크 패턴(126)에 의해 노출된 영역과 이웃하며, 갭필층(124)과, 갭필층(124)을 중심으로 양측에 구비되는 스페이서 절연층(122)과, 스페이서 절연층(122)과 이웃하는 파티션 라인 패턴(112a')의 일부를 덮는 섬타입의 제 1 패턴(M1)과, 파티션 라인 패턴(112a')과 파티션 라인 패턴(112a')을 중심으로 양측에 구비되는 스페이서 절연층(122)과, 스페이서 절연층(122)과 이웃하는 갭필층(124)의 일부를 덮는 섬타입의 제 2 패턴(M2)을 포함하는 제 2 컷팅 마스크 패턴(132)을 형성한다.
여기서 제 2 컷팅 마스크 패턴(132)은 실제 동작하는 게이트용 트렌치(TA,도 2j 참조)가 일측에서 분리되도록 하기 위하여 형성되는 것으로 제 2 컷팅 마스크 패턴(132)을 식각마스크로 하드마스크층(130)과 SOC막(128)을 식각하였을 때 그 하부에 있는 갭필층(124)과 스페이서 절연층(122)이 남아있도록 하기 위함이다.
도 2j에 도시된 바와 같이, 제 2 컷팅 마스크 패턴(132)을 마스크로 하드마스크층(130) 및 SOC막(128)을 식각한다. 이어서, 파티션 패턴(112a)과 스페이서 절연층(122)의 식각선택비를 이용하여 스페이서 절연층(122)을 제거한다(네거티브 스페이서 패터닝 방법). 이 과정에서 갭필층(124) 하부에는 스페이서 절연층(122)이 남아있게 된다. 스페이서 절연층(122)은 도 2c에서 형성된 절연막 패턴(110a)과 함께 후속 공정에서 절연막(110)을 식각하는 마스크로 사용된다. 즉, 절연막 패턴(110a)을 형성함으로써 파티션 패턴(112a)을 마스크로 절연막(110)을 식각하는 조건과 갭필층(124)을 마스크로 절연막을(110)을 식각하는 조건을 동일하게 할 수 있다. 이와 같이 식각조건을 동일하게 맞추는 것은 절연막(110)을 식각하여 최종 매립형 게이트용 트렌치를 형성할 때, 절연막(110)을 식각하는 식각마스크의 종류에 따라 식각조건이 상이해지면 식각 선택비가 달라지고 이에 따라 식각 프로파일이 달라질 수 있어 동일한 폭으로 형성되기 어려운 문제를 방지하기 할 수 있다.
이어서, 파티션 패턴(112a)과 절연막 패턴(110a) 및 갭필층(124)과 스페이서 절연층(122)을 마스크로 절연막(110), 패드질화막(108), 패드산화막(106)을 식각한 후, 소자분리막(102)과 활성영역(104)을 식각하여 트렌치(TA,TI)를 형성한다.
트렌치(TA)는 라인 타입의 제 1 트렌치(T11)와, 이와 평행하며 이격되는 제 2 트렌치(T12)를 포함하는 것이 바람직하며, 트렌치(TI)는 제 1 트렌치(T11) 및 제 2 트렌치(T12)와 평행하며 이격되는 제 3 트렌치(T13)와 제 3 트렌치(T13) 단부와 연결되고 제 3 트렌치(T13)와 수직하는 제 4 트렌치(T14)를 포함하는 것이 바람직하다.
여기서 트렌치(TA)는 도 2j의 (ⅰ)에 도시된 바와 같이, 셀 동작에 사용되는 게이트용 트렌치를 나타내며, 트렌치(TI)는 고립 매립형 게이트용 트렌치를 나타낸다. 이후, 파티션 패턴(112a)과 절연막 패턴(110a) 및 갭필층(124)과 스페이서 절연층(122)은 제거한다.
본 발명의 제 2 실시예 내지 제 4 실시예는 셀 동작에 사용되는 게이트의 단부에 비트라인과 접속되는 콘택부를 형성하는 방법을 설명한다. 제 2 실시예 내지 제 4 실시예의 설명에 앞서, 도 2f의 파티션 패턴(112a)이 노출되도록 갭필층(124)을 평탄화시키는 단계까지는 동일한 공정이 적용되므로 제 2 실시예 내지 제 4 실시예에서 도 2a 내지 도 2f의 설명은 생략한다.
도 3a 내지 도 3d는 본 발명의 제 2 실시예에 따른 반도체 소자의 형성 방법을 나타낸 것으로, (ⅰ)은 평면도이고 (ⅱ)는 x-x'를 자른 단면도이다.
도 3a에 도시된 바와 같이, 파티션 패턴(112a), 스페이서 절연층(122) 및 갭필층(124) 상부에 제 1 컷팅 마스크 패턴(126a)을 형성한다. 제 1 컷팅 마스크 패턴(126a)은 파티션 라인 패턴(112a')과 파티션 패드 패턴(112a'')이 연결되는 부분이 노출되도록 형성하며, 제 1 컷팅 마스크 패턴(126)은 요철부를 포함하는 것이 바람직하다. 요철부는 스페이서 절연층(122)을 중심으로 이웃하는 갭필층(124)과 파티션 라인 패턴(112a')을 노출시키는 것이 제 1 요철부(S1)와, 갭필층(124)과 이웃하는 스페이서 절연층(122)을 사이에 두고 제 1 요철부(S1)와 이격되는 제 2 요철부(S2)를 포함한다.
제 1 컷팅 마스크 패턴(126a)은 고립 게이트용 트렌치(TI1,도 3d 참조)의 일측을 연결시키기 위한 마스크의 역할을 한다. 제 1 요철부(S1)와 제 2 요철부(S2)는 후속 공정에서 형성되는 제 2 컷팅 마스크 패턴(132a, 도 3c 참조)과 함께 셀 동작에 사용되는 게이트용 트렌치의 패드부(P1, 도 3d 참조)를 정의한다.
도 3b에 도시된 바와 같이, 제 1 컷팅 마스크 패턴(126a)을 마스크로 파티션 패턴(112a)과 갭필층(124)을 제거한다. 이때, 파티션 패턴(112a)과 갭필층(124)은 스페이서 절연층(122)과 상이한 식각 석택비를 가지기 때문에 제 1 컷팅 마스크 패턴(126a)을 마스크로 파티션 패턴(112a)과 갭필층(124)을 제거하는 과정에서 스페이서 절연층(122)은 제거되지 않는다. 파티션 패턴(112a)과 갭필층(124)은 건식 식각으로 제거되는 것이 바람직하다. 이후, 제 1 컷팅 마스크 패턴(126a)은 스트립으로 제거한다.
도 3c에 도시된 바와 같이, 절연막(110), 파티션 패턴(112a), 스페이서 절연층(122) 및 갭필층(124) 상에 SOC막(128a), 하드마스크층(130a)을 형성한다. 이어서, 제 1 컷팅 마스크 패턴(126)의 제 1 요철부(S1) 및 제 2 요철부(S2)에 의해 노출된 영역의 일부를 덮는 제 1 패턴(M1) 및 상기 제 2 패턴(M2)을 포함하는 제 2 컷팅 마스크 패턴(132a)을 형성한다. 이때, 제 1 패턴(M1) 및 제 2 패턴(M2)는 제 1 요철부(S1) 및 제 2 요철부(S2)의 요부로부터 이격되는 것이 바람직하다.
여기서 제 2 컷팅 마스크 패턴(132a)은 실제 동작하는 게이트용 트렌치(TA1,도 3d 참조)의 단부를 정의하는 역할을 하며, 제 2 컷팅 마스크 패턴(132a)을 식각마스크로 하드마스크층(130)과 SOC막(128)을 식각하였을 때 그 하부에 있는 스페이서 절연층(122)이 함께 제거되도록 하여 패드부(P1, 도 3d 참조)를 정의하는 역할을 수행한다.
도 3d에 도시된 바와 같이, 제 2 컷팅 마스크 패턴(132a)을 마스크로 하드마스크층(130a) 및 SOC막(128a)을 식각한다. 이어서, 파티션 패턴(112a)과 스페이서 절연층(122)의 식각선택비를 이용하여 스페이서 절연층(122)을 제거한다. 이어서, 파티션 패턴(112a)과 절연막 패턴(110a) 및 갭필층(124)과 스페이서 절연층(122)을 마스크로 절연막(110), 패드질화막(108), 패드산화막(106)을 식각한 후, 소자분리막(102)과 활성영역(104)을 식각하여 트렌치(TA1,TI1) 및 패드부(P1)를 형성한다.
트렌치(TA1)는 라인 타입의 제 1 트렌치(T21)와, 이와 이격되며 평행하되 제 1 트렌치(T21)의 길이보다 짧은 길이를 갖는 제 2 트렌치(T22)를 포함하는 것이 바람직하며, 트렌치(TI1)는 제 1 트렌치(T21) 및 제 2 트렌치와(T22) 평행하며 이격되는 제 3 트렌치(T23)와 제 3 트렌치(T23) 단부와 연결되고 제 3 트렌치(T23)와 수직하는 제 4 트렌치(T24)를 포함하는 것이 바람직하다.
패드부(P1)는 제 2 트렌치(T12)의 단부과 연결되는 것이 바람직하고, 제 4 트렌치(T24)와 평행한 방향으로 확장되며 제 1 트렌치(T21) 및 제 3 트렌치와 이격되는 것이 바람직하다. 이후, 파티션 패턴(112a)과 절연막 패턴(110a) 및 갭필층(124)과 스페이서 절연층(122)은 제거한다.
상술한 바와 같이 본 발명의 제 2 실시예는 셀 영역을 동작시키는 게이트 일측에 구비된 패드부를 형성하는 방법을 나타내었다. 이하에서는 제 2 실시예에서 패드부의 형태를 변경하여 형성하는 방법을 제 3 실시예 및 제 4 실시예를 참조하여 설명한다.
도 4a 내지 도 4d는 본 발명의 제 3 실시예에 따른 반도체 소자의 형성 방법을 나타낸 것으로, (ⅰ)은 평면도이고 (ⅱ)는 x-x'를 자른 단면도이다.
도 4a에 도시된 바와 같이, 파티션 패턴(112a), 스페이서 절연층(122) 및 갭필층(124) 상부에 제 1 컷팅 마스크 패턴(126b)을 형성한다. 제 1 컷팅 마스크 패턴(126b)은 파티션 라인 패턴(112a')과 파티션 패드 패턴(112a'')이 연결되는 부분이 노출되도록 형성하며, 제 1 컷팅 마스크 패턴(126b)은 요철부를 포함하는 것이 바람직하다. 요철부는 갭필층(124)을 중심으로 이웃하는 스페이서 절연층(122)을 노출시키는 제 1 요철부(S3)와, 스페이서 절연층(122)을 중심으로 이웃하는 파티션 라인 패턴(112a)과 갭필층(124)을 사이에 두고 이격되고 파티션 라인 패턴(112a')을 중심으로 이웃하는 스페이서 절연층(122)을 노출시키는 제 2 요철부(S4)를 포함한다.
제 1 컷팅 마스크 패턴(126b)은 고립 게이트용 트렌치(TI2,도 4d 참조)의 일측을 연결시키기 위한 마스크의 역할을 한다. 제 1 요철부(S3)와 제 2 요철부(S4)는 후속 공정에서 형성되는 제 2 컷팅 마스크 패턴(132b, 도 4c 참조)과 함께 셀 동작에 사용되는 게이트용 트렌치의 패드부(P2, 도 4d 참조)를 정의한다.
도 4b에 도시된 바와 같이, 제 1 컷팅 마스크 패턴(126b)을 마스크로 파티션 패턴(112a)과 갭필층(124)을 제거한다. 이때, 파티션 패턴(112a)과 갭필층(124)은 스페이서 절연층(122)과 상이한 식각 석택비를 가지기 때문에 제 1 컷팅 마스크 패턴(126b)을 마스크로 파티션 패턴(112a)과 갭필층(124)을 제거하는 과정에서 스페이서 절연층(122)은 제거되지 않는다. 파티션 패턴(112a)과 갭필층(124)은 건식 식각으로 제거되는 것이 바람직하다. 이후, 제 1 컷팅 마스크 패턴(126b)은 스트립으로 제거한다.
도 4c에 도시된 바와 같이, 절연막(110), 파티션 패턴(112a), 스페이서 절연층(122) 및 갭필층(124) 상에 SOC막(128b), 하드마스크층(130b)을 형성한다. 그리고, 제 1 컷팅 마스크 패턴(132b)의 제 1 요철부(S3) 및 제 2 요철부(S4)에 의해 노출된 영역의 일부를 덮는 제 1 패턴(M3) 및 제 2 패턴(M4)과, 제 1 컷팅 마스크 패턴(132b)의 제 1 요철부(S3) 및 제 2 요철부(S4)에 의해 노출된 영역과 연결되고 스페이서 절연층(122)을 중심으로 양측에 구비되는 파티션 패턴(112a)과 갭필층(124)을 덮는 제 3 패턴(M5) 및 제 4 패턴(M6)을 포함하는 제 2 컷팅 마스크 패턴(132b)를 형성한다. 이때, 제 1 패턴(M3), 제 2 패턴(M4),제 3 패턴(M5) 및 제 4 패턴(M6)은 섬타입인 것이 바람직하다.
여기서 제 3 패턴(M5) 및 제 4 패턴(M6)은 실제 동작하는 게이트용 트렌치(TA2,도 4d 참조)의 일측단부를 정의하는 역할을 하며, 제 1 패턴(M3)과 제 3 패턴(M5)은 패드부(P2, 도 4d 참조)를 정의하고, 제 2 패턴(M4)과 제 4 패턴(M6) 역시 패드부(P2, 도 4d 참조)를 정의하는 역할을 한다.
도 4d에 도시된 바와 같이, 제 2 컷팅 마스크 패턴(132b)을 마스크로 하드마스크층(130b) 및 SOC막(128b)을 식각한다. 이어서, 파티션 패턴(112a)과 스페이서 절연층(122)의 식각선택비를 이용하여 스페이서 절연층(122)을 제거한다. 이어서, 파티션 패턴(112a)과 절연막 패턴(110a) 및 갭필층(124)과 스페이서 절연층(122)을 마스크로 절연막(110), 패드질화막(108), 패드산화막(106)을 식각한 후, 소자분리막(102)과 활성영역(104)을 식각하여 트렌치(TA2,TI2) 및 패드부(P2)를 형성한다.
트렌치(TA2)는 라인 타입의 제 1 트렌치(T31)와, 이와 평행하며 이격되는 제 2 트렌치(T32)를 포함하는 것이 바람직하며, 제 2 트렌치(T32)는 제 1 트렌치(T31)의 길이보다 긴 것이 바람직하다. 또한, 트렌치(TI2)는 제 1 트렌치(T31) 및 제 2 트렌치(T32)와 평행하며 이격되는 제 3 트렌치(T33)와 제 3 트렌치(T33) 단부와 연결되고 제 3 트렌치(T33)와 수직하는 제 4 트렌치(T34)를 포함하는 것이 바람직하다.
패드부(P2)는 제 2 트렌치(T32)의 일측과 연결되는 것이 바람직하고, 제 4 트렌치(T33)와 평행하고 제 2 트렌치(T32)와 이웃하는 제 1 트렌치(T31) 방향으로 확장되되 제 3 트렌치와 이격되는 것이 바람직하다. 이후, 파티션 패턴(112a)과 절연막 패턴(110a) 및 갭필층(124)과 스페이서 절연층(122)은 제거한다.
상술한 바와 같은 패드부(P2)는 다른 방법으로도 형성될 수 있는 이는 도 5a 내지 도 5d를 참조하여 설명한다.
도 5a 내지 도 5d는 본 발명의 제 4 실시예에 따른 반도체 소자의 형성 방법을 나타낸 것으로, (ⅰ)은 평면도이고 (ⅱ)는 x-x'를 자른 단면도이다.
도 5a에 도시된 바와 같이, 파티션 패턴(112a), 스페이서 절연층(122) 및 갭필층(124) 상부에 제 1 컷팅 마스크 패턴(126c)을 형성한다. 제 1 컷팅 마스크 패턴(126c)은 파티션 라인 패턴(112a')과 파티션 패드 패턴(112a'')이 연결되는 부분이 노출되도록 형성하며, 제 1 컷팅 마스크 패턴(126c)은 홀패턴을 포함하는 것이 바람직하다. 홀패턴은 갭필층(124)을 중심으로 이웃하는 스페이서 절연층(122)을 노출시키는 제 1 홀패턴(H1)와, 스페이서 절연층(122)을 중심으로 이웃하는 파티션 라인 패턴(112a)과 갭필층(124)을 사이에 두고 이격되고 파티션 라인 패턴(112a')을 중심으로 이웃하는 스페이서 절연층(122)을 노출시키는 제 2 홀패턴(H2)를 포함한다.
제 1 컷팅 마스크 패턴(126c)은 고립 게이트용 트렌치(TI3,도 5d 참조)의 일측을 연결시키기 위한 마스크의 역할을 한다. 그리고, 제 1 홀패턴(H1)와 제 2 홀패턴(H2)은 후속 공정에서 형성되는 제 2 컷팅 마스크 패턴(132c, 도 5c 참조)과 함께 셀 동작에 사용되는 게이트용 트렌치의 패드부(P3, 도 5d 참조)를 정의한다.
도 5b에 도시된 바와 같이, 제 1 컷팅 마스크 패턴(126c)을 마스크로 파티션 패턴(112a)과 갭필층(124)을 제거한다. 이때, 파티션 패턴(112a)과 갭필층(124)은 스페이서 절연층(122)과 상이한 식각 석택비를 가지기 때문에 제 1 컷팅 마스크 패턴(126c)을 마스크로 파티션 패턴(112a)과 갭필층(124)을 제거하는 과정에서 스페이서 절연층(122)은 제거되지 않는다. 파티션 패턴(112a)과 갭필층(124)은 건식 식각으로 제거되는 것이 바람직하다. 이후, 제 1 컷팅 마스크 패턴(126c)은 스트립으로 제거한다.
도 5c에 도시된 바와 같이, 절연막(110), 파티션 패턴(112a), 스페이서 절연층(122) 및 갭필층(124) 상에 SOC막(128c), 하드마스크층(130c)을 형성한다.
이어서, 제 1 컷팅 마스크 패턴(126c)에 의해 파티션 라인패턴(112a') 및 파티션 패드패턴(112a'')이 연결되는 영역이 제거되어 노출된 영역과 제 1 컷팅 마스크 패턴(126c)의 제 1 홀패턴(H1)에 의해 노출된 영역 사이에 구비되며, 갭필층(124)과 이와 이웃하는 스페이서 절연층(122)을 덮는 제 1 패턴(M7)과, 제 1 컷팅 마스크 패턴(126c)의 제 2 홀패턴(H2)에 의해 노출된 영역 사이에 구비되며, 파티션 라인 패턴(112a')과 이와 이웃하는 스페이서 절연층(122)을 덮는 제 2 패턴(M8)과, 제 1 컷팅 마스크 패턴(126c)의 제 1 홀패턴(H1)에 의해 노출된 영역과 이웃하며, 스페이서 절연층(122)과 이와 이웃하는 파티션 라인 패턴(112a')과 갭필층(124)을 덮는 제 3 패턴(M9) 및 제 4 패턴(M10)을 포함하는 제 2 컷팅 마스크 패턴(132c)을 형성한다.
여기서 제 3 패턴(M9) 및 제 4 패턴(M10)은 실제 동작하는 게이트용 트렌치(TA3,도 4d 참조)의 일측단부를 정의하는 역할을 하며, 제 1 패턴(M7)과 제 3 패턴(M9)은 패드부(P3, 도 5d 참조)를 정의하고, 제 2 패턴(M8)과 제 4 패턴(M10) 역시 패드부(P3, 도 5d 참조)를 정의하는 역할을 한다.
도 5d에 도시된 바와 같이, 제 2 컷팅 마스크 패턴(132c)을 마스크로 하드마스크층(130b) 및 SOC막(128b)을 식각한다. 이어서, 파티션 패턴(112a)과 스페이서 절연층(122)의 식각선택비를 이용하여 스페이서 절연층(122)을 제거한다. 이어서, 파티션 패턴(112a)과 절연막 패턴(110a) 및 갭필층(124)과 스페이서 절연층(122)을 마스크로 절연막(110), 패드질화막(108), 패드산화막(106)을 식각한 후, 소자분리막(102)과 활성영역(104)을 식각하여 트렌치(TA3,TI3) 및 패드부(P3)를 형성한다.
트렌치(TA3)는 라인 타입의 제 1 트렌치(T41)와, 이와 평행하며 이격되는 제 2 트렌치(T42)를 포함하는 것이 바람직하며, 제 2 트렌치(T42)는 제 1 트렌치(T41)의 길이보다 긴 것이 바람직하다. 또한, 트렌치(TI3)는 제 1 트렌치(T41) 및 제 2 트렌치(T42)와 평행하며 이격되는 제 3 트렌치(T43)와 제 3 트렌치(T43) 단부와 연결되고 제 3 트렌치(T43)와 수직하는 제 4 트렌치(T44)를 포함하는 것이 바람직하다.
패드부(P3)는 제 2 트렌치(T42)의 일측과 연결되는 것이 바람직하고, 제 4 트렌치(T44)와 평행하고 제 2 트렌치(T42)와 이웃하는 제 1 트렌치(T41) 방향으로 확장되되 제 3 트렌치(T43)와 이격되는 것이 바람직하다. 이후, 파티션 패턴(112a)과 절연막 패턴(110a) 및 갭필층(124)과 스페이서 절연층(122)은 제거한다.
상술한 바와 같이, 본 발명은 네거티브 스페이서 패터닝 방법을 이용하여 매립형 게이트용 트렌치와, 셀을 동작하는 게이트용 트렌치의 단부에 패드부를 구비하는 반도체 소자의 형성 방법을 제공함으로써, 고집적화에 따른 반도체 소자를 용이하게 할 수 있는 효과를 제공한다.
본 발명은 기재된 실시예에 한정하는 것이 아니고, 본 발명의 사상 및 범위를 벗어나지 않는 한 다양하게 수정 및 변형을 할 수 있음은 당업자에게 자명하다고 할 수 있는 바, 그러한 변형예 또는 수정예들은 본 발명의 특허청구범위에 속하는 것이다.
Claims (27)
- 반도체 기판 상부에 파티션 라인패턴 및 상기 파티션 라인패턴의 단부와 연결되는 파티션 패드패턴을 형성하는 단계;
상기 파티션 라인 패턴 및 상기 파티션 패드 패턴의 측벽에 스페이서 절연층을 형성하는 단계;
상기 스페이서 절연층 사이가 매립되도록 갭필층을 형성하는 단계;
상기 파티션 라인패턴과 상기 파티션 패드패턴이 연결되는 영역을 노출시키는 제 1 컷팅 마스크 패턴을 형성하는 단계;
상기 제 1 컷팅 마스크 패턴을 마스크로 상기 스페이서 절연층 및 이와 이웃하는 상기 파티션 라인패턴 및 상기 갭필층을 제거하는 단계;
상기 제 1 컷팅 마스크 패턴에 의해 제거된 영역과 이웃하며 상기 갭필층과 이와 이웃하는 상기 스페이서 절연층, 상기 스페이서 절연층과 이웃하는 상기 파티션 라인패턴의 일부를 덮는 섬타입의 제 1 패턴 및 상기 파티션 라인패턴과 이와 이웃하는 상기 스페이서 절연층, 상기 스페이서 절연층과 이웃하는 갭필층의 일부를 덮는 제 2 패턴을 포함하는 제 2 컷팅 마스크 패턴을 형성하는 단계; 및
상기 제 2 컷팅 마스크 패턴을 마스크로 상기 스페이서 절연층을 제거하는 단계를 포함하는 것을 특징으로 하는 반도체 소자의 형성 방법. - 청구항 1에 있어서,
상기 파티션 라인패턴 및 상기 파티션 패드패턴을 형성하는 단계 이전
상기 반도체 기판 상부에 절연막을 형성하는 단계를 더 포함하는 것을 특징으로 하는 반도체 소자의 형성 방법. - 청구항 2에 있어서,
상기 파티션 라인패턴 및 상기 파티션 패드패턴을 형성하는 단계에서 상기 절연막이 상부가 일부 식각되어 절연막 패턴을 형성하는 것을 특징으로 하는 반도체 소자의 형성 방법. - 청구항 1에 있어서,
상기 제 1 컷팅 마스크 패턴을 마스크로 상기 스페이서 절연층 및 이와 이웃하는 상기 파티션 라인패턴 및 상기 갭필층을 제거하는 단계는
상기 스페이서 절연층과 상기 파티션 라인패턴 및 상기 갭필층과의 식각선택비를 이용하여 상기 스페이서 절연층은 제거되지 않도록 하는 것을 특징으로 하는 반도체 소자의 형성 방법. - 청구항 1에 있어서,
상기 제 1 패턴 및 상기 제 2 패턴은
섬 타입을 포함하는 것을 특징으로 하는 반도체 소자의 형성 방법. - 청구항 1에 있어서,
상기 제 2 컷팅 마스크 패턴을 마스크로 상기 스페이서 절연층을 제거하는 단계 이후
상기 스페이서 절연층이 제거된 후 남아있는 상기 파티션 라인패턴, 상기 파티션 패드패턴 및 상기 갭필층을 마스크로 상기 반도체 기판을 식각하여 트렌치를 형성하는 단계를 더 포함하는 것을 특징으로 하는 반도체 소자의 형성 방법. - 청구항 6에 있어서,
상기 트렌치는
라인 타입의 제 1 트렌치;
상기 제 1 트렌치와 평행하며 이격되는 제 2 트렌치;
상기 제 1 트렌치 및 상기 제 2 트렌치와 평행하며 이격되는 제 3 트렌치;
상기 제 3 트렌치와 연결되고 상기 제 3 트렌치와 수직하는 제 4 트렌치를 포함하는 것을 특징으로 하는 반도체 소자의 형성 방법. - 반도체 기판 상부에 파티션 라인패턴과 상기 파티션 라인패턴의 단부와 연결되는 파티션 패드패턴을 형성하는 단계;
상기 파티션 라인패턴 및 상기 파티션 패드패턴의 측벽에 스페이서 절연층을 형성하는 단계;
상기 스페이서 절연층의 사이가 매립되도록 갭필층을 형성하는 단계;
상기 파티션 라인패턴과 상기 파티션 패드패턴이 연결되는 영역을 노출시키고, 상기 스페이서 절연층과 이와 이웃하는 상기 갭필층과 상기 파티션 라인패턴을 노출시키는 제 1 요철부 및 상기 갭필층과 이웃하는 스페이서 절연층을 사이에 두고 상기 제 1 요철부와 이격되는 제 2 요철부를 포함하는 제 1 컷팅 마스크 패턴을 형성하는 단계;
상기 제 1 컷팅 마스크 패턴을 마스크로 상기 스페이서 절연층 및 이와 이웃하는 상기 파티션 라인패턴 및 상기 갭필층을 제거하는 단계;
상기 제 1 요철부 및 상기 제 2 요철부에 의해 노출된 영역의 일부를 덮되, 상기 제 1 요철부 및 상기 제 2 요철부의 요부로부터 이격되는 제 1 패턴 및 제 2 패턴을 포함하는 제 2 컷팅 마스크 패턴을 형성하는 단계;
상기 제 2 컷팅 마스크 패턴을 마스크로 상기 스페이서 절연층을 제거하는 단계를 포함하는 것을 특징으로 하는 반도체 소자의 형성 방법. - 청구항 8에 있어서,
상기 파티션 라인패턴 및 상기 파티션 패드패턴을 형성하는 단계 이전
상기 반도체 기판 상부에 절연막을 형성하는 단계를 더 포함하는 것을 특징으로 하는 반도체 소자의 형성 방법. - 청구항 9에 있어서,
상기 파티션 라인패턴 및 상기 파티션 패드패턴을 형성하는 단계에서 상기 절연막이 상부가 일부 식각되어 절연막 패턴을 형성하는 것을 특징으로 하는 반도체 소자의 형성 방법. - 청구항 8에 있어서,
상기 제 1 컷팅 마스크 패턴을 마스크로 상기 스페이서 절연층 및 이와 이웃하는 상기 파티션 라인패턴 및 상기 갭필층을 제거하는 단계는
상기 스페이서 절연층과 상기 파티션 라인패턴 및 상기 갭필층과의 식각선택비를 이용하여 상기 스페이서 절연층은 제거되지 않도록 하는 것을 특징으로 하는 반도체 소자의 형성 방법. - 청구항 8에 있어서,
상기 제 2 컷팅 마스크 패턴을 마스크로 상기 스페이서 절연층을 제거하는 단계 이후
상기 스페이서 절연층이 제거된 후 남아있는 상기 파티션 라인패턴, 상기 파티션 패드패턴 및 상기 갭필층을 마스크로 상기 반도체 기판을 식각하여 트렌치를 형성하는 단계를 더 포함하는 것을 특징으로 하는 반도체 소자의 형성 방법. - 청구항 12에 있어서,
상기 트렌치는
라인 타입의 제 1 트렌치;
상기 제 1 트렌치와 이격되며 평행하되 상기 제 1 트렌치의 길이보다 짧은 길이를 갖는 제 2 트렌치;
상기 제 1 트렌치 및 상기 제 2 트렌치와 평행하며 이격되는 제 3 트렌치;
상기 제 3 트렌치 단부와 연결되고 상기 제 3 트렌치와 수직하는 제 4 트렌치; 및
상기 제 4 트렌치와 평행한 방향으로 확장되며 상기 제 2 트렌치의 단부와 연결되되 상기 제 1 트렌치 및 상기 제 3 트렌치와 이격되는 패드부를 포함하는 것을 특징으로 하는 반도체 소자의 형성 방법. - 반도체 기판 상부에 파티션 라인패턴과 상기 파티션 라인패턴의 단부와 연결되는 파티션 패드패턴을 형성하는 단계;
상기 파티션 라인패턴 및 상기 파티션 패드패턴의 측벽에 스페이서 절연층을 형성하는 단계;
상기 스페이서 절연층의 사이가 매립되도록 갭필층을 형성하는 단계;
상기 파티션 라인패턴과 상기 파티션 패드패턴이 연결되는 영역을 노출시키고, 상기 갭필층을 중심으로 이웃하는 스페이서 절연층을 노출시키는 제 1 요철부 및 상기 스페이서 절연층을 중심으로 이웃하는 파티션 라인패턴과 갭필층을 사이에 두고 상기 제 1 요철부와 이격되고 상기 파티션 라인패턴을 중심으로 이웃하는 상기 스페이서 절연층을 노출시키는 제 2 요철부를 포함하는 제 1 컷팅 마스크 패턴을 형성하는 단계; 및
상기 제 1 컷팅 마스크 패턴을 마스크로 상기 스페이서 절연층 및 이와 이웃하는 상기 파티션 라인패턴 및 상기 갭필층을 제거하는 단계;
상기 제 1 컷팅 마스크 패턴의 제 1 요철부 및 상기 제 2 요철부에 의해 노출된 영역의 일부를 덮는 제 1 패턴 및 제 2 패턴과, 상기 제 1 컷팅 마스크 패턴의 제 1 요철부 및 상기 제 2 요철부에 의해 노출된 영역과 연결되고 스페이서 절연층을 중심으로 양측에 구비되는 파티션 패턴과 갭필층을 덮는 제 3 패턴 및 제 4 패턴을 포함하는 제 2 컷팅 마스크 패턴을 형성하는 단계;
상기 제 2 컷팅 마스크 패턴을 마스크로 상기 스페이서 절연층을 제거하는 단계를 포함하는 것을 특징으로 하는 반도체 소자의 형성 방법. - 청구항 14에 있어서,
상기 파티션 라인패턴 및 상기 파티션 패드패턴을 형성하는 단계 이전
상기 반도체 기판 상부에 절연막을 형성하는 단계를 더 포함하는 것을 특징으로 하는 반도체 소자의 형성 방법. - 청구항 15에 있어서,
상기 파티션 라인패턴 및 상기 파티션 패드패턴을 형성하는 단계에서 상기 절연막이 상부가 일부 식각되어 절연막 패턴을 형성하는 것을 특징으로 하는 반도체 소자의 형성 방법. - 청구항 14에 있어서,
상기 제 1 패턴, 상기 제 2 패턴, 상기 제 3 패턴 및 상기 제 4 패턴은 섬타입인 것을 특징으로 하는 반도체 소자의 형성 방법. - 청구항 14에 있어서,
상기 제 1 컷팅 마스크 패턴을 마스크로 상기 스페이서 절연층 및 이와 이웃하는 상기 파티션 라인패턴 및 상기 갭필층을 제거하는 단계는
상기 스페이서 절연층과 상기 파티션 라인패턴 및 상기 갭필층과의 식각선택비를 이용하여 상기 스페이서 절연층은 제거되지 않도록 하는 것을 특징으로 하는 반도체 소자의 형성 방법. - 청구항 14에 있어서,
상기 제 2 컷팅 마스크 패턴을 마스크로 상기 스페이서 절연층을 제거하는 단계 이후
상기 스페이서 절연층이 제거된 후 남아있는 상기 파티션 라인패턴, 상기 파티션 패드패턴 및 상기 갭필층을 마스크로 상기 반도체 기판을 식각하여 트렌치를 형성하는 단계를 더 포함하는 것을 특징으로 하는 반도체 소자의 형성 방법. - 청구항 19에 있어서,
상기 트렌치는
라인 타입의 제 1 트렌치;
상기 제 1 트렌치와 이격되며 평행하되 상기 제 1 트렌치의 길이보다 긴 길이를 갖는 제 2 트렌치;
상기 제 1 트렌치 및 상기 제 2 트렌치와 평행하며 이격되는 제 3 트렌치;
상기 제 3 트렌치 단부와 연결되고 상기 제 3 트렌치와 수직하는 제 4 트렌치; 및
상기 제 4 트렌치와 평행한 방향으로 확장되며 상기 제 2 트렌치의 단부와 연결되되 상기 제 1 트렌치 및 상기 제 3 트렌치와 이격되는 패드부를 포함하는 것을 특징으로 하는 반도체 소자의 형성 방법. - 반도체 기판 상부에 파티션 라인패턴과 상기 파티션 라인패턴의 단부와 연결되는 파티션 패드패턴을 형성하는 단계;
상기 파티션 라인패턴 및 상기 파티션 패드패턴의 측벽에 스페이서 절연층을 형성하는 단계;
상기 스페이서 절연층의 사이가 매립되도록 갭필층을 형성하는 단계;
상기 파티션 라인패턴과 상기 파티션 패드패턴이 연결되는 영역을 노출시키고, 상기 갭필층을 중심으로 이웃하는 스페이서 절연층을 노출시키는 제 1 홀패턴 및 상기 스페이서 절연층을 중심으로 이웃하는 파티션 라인패턴과 갭필층을 사이에 두고 상기 제 1 홀패턴과 이격되고 상기 파티션 라인패턴을 중심으로 이웃하는 상기 스페이서 절연층을 노출시키는 제 2 홀패턴을 포함하는 제 1 컷팅 마스크 패턴을 형성하는 단계; 및
상기 제 1 컷팅 마스크 패턴을 마스크로 상기 스페이서 절연층 및 이와 이웃하는 상기 파티션 라인패턴 및 상기 갭필층을 제거하는 단계;
상기 제 1 컷팅 마스크 패턴에 의해 상기 파티션 라인패턴 및 파티션 패드패턴이 연결되는 영역이 제거되어 노출된 영역과 상기 제 1 홀패턴에 의해 노출된 영역 사이에 구비되며, 갭필층과 이와 이웃하는 스페이서 절연층을 덮는 제 1 패턴과, 상기 제 1 컷팅 마스크 패턴에 의해 상기 파티션 라인패턴 및 파티션 패드패턴이 연결되는 영역이 제거되어 노출된 영역과 상기 제 2 홀패턴에 의해 노출된 영역 사이에 구비되며, 파티션 라인 패턴과 이와 이웃하는 스페이서 절연층을 덮는 제 2 패턴과, 상기 제 1 홀패턴에 의해 노출된 영역과 이웃하며, 스페이서 절연층과 이와 이웃하는 파티션 라인 패턴과 갭필층을 덮는 제 3 패턴 및 제 4 패턴을 포함하는 제 2 컷팅 마스크 패턴을 형성하는 단계;
상기 제 2 컷팅 마스크 패턴을 마스크로 상기 스페이서 절연층을 제거하는 단계를 포함하는 것을 특징으로 하는 반도체 소자의 형성 방법. - 청구항 21에 있어서,
상기 파티션 라인패턴 및 상기 파티션 패드패턴을 형성하는 단계 이전
상기 반도체 기판 상부에 절연막을 형성하는 단계를 더 포함하는 것을 특징으로 하는 반도체 소자의 형성 방법. - 청구항 22에 있어서,
상기 파티션 라인패턴 및 상기 파티션 패드패턴을 형성하는 단계에서 상기 절연막이 상부가 일부 식각되어 절연막 패턴을 형성하는 것을 특징으로 하는 반도체 소자의 형성 방법. - 청구항 21에 있어서,
상기 제 1 패턴, 상기 제 2 패턴, 상기 제 3 패턴 및 상기 제 4 패턴은 섬타입인 것을 특징으로 하는 반도체 소자의 형성 방법. - 청구항 21에 있어서,
상기 제 1 컷팅 마스크 패턴을 마스크로 상기 스페이서 절연층 및 이와 이웃하는 상기 파티션 라인패턴 및 상기 갭필층을 제거하는 단계는
상기 스페이서 절연층과 상기 파티션 라인패턴 및 상기 갭필층과의 식각선택비를 이용하여 상기 스페이서 절연층은 제거되지 않도록 하는 것을 특징으로 하는 반도체 소자의 형성 방법. - 청구항 21에 있어서,
상기 제 2 컷팅 마스크 패턴을 마스크로 상기 스페이서 절연층을 제거하는 단계 이후
상기 스페이서 절연층이 제거된 후 남아있는 상기 파티션 라인패턴, 상기 파티션 패드패턴 및 상기 갭필층을 마스크로 상기 반도체 기판을 식각하여 트렌치를 형성하는 단계를 더 포함하는 것을 특징으로 하는 반도체 소자의 형성 방법. - 청구항 26에 있어서,
상기 트렌치는
라인 타입의 제 1 트렌치;
상기 제 1 트렌치와 이격되며 평행하되 상기 제 1 트렌치의 길이보다 긴 길이를 갖는 제 2 트렌치;
상기 제 1 트렌치 및 상기 제 2 트렌치와 평행하며 이격되는 제 3 트렌치;
상기 제 3 트렌치 단부와 연결되고 상기 제 3 트렌치와 수직하는 제 4 트렌치; 및
상기 제 4 트렌치와 평행한 방향으로 확장되며 상기 제 2 트렌치의 단부와 연결되되 상기 제 1 트렌치 및 상기 제 3 트렌치와 이격되는 패드부를 포함하는 것을 특징으로 하는 반도체 소자의 형성 방법.
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