KR101139980B1 - 반도체 소자 및 그 형성 방법 - Google Patents

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Abstract

본 발명은 반도체 기판이 식각되어 형성된 수직필라와, 서로 이웃하는 상기 수직필라 사이에 구비되며 마름모꼴로 이격되는 정션영역을 포함하여, 반도체 기판과 수직필라사이의 전기적 통로를 용이하게 확보하여, 플로팅 현상이 유발되지 않도록 함으로써 반도체 소자가 열화되는 것을 방지할 수 있다.

Description

반도체 소자 및 그 형성 방법{Semiconductor device and method for forming the same}
본 발명은 반도체 소자 및 그 형성 방법에 관한 것으로, 보다 자세하게는 플로팅 바디를 방지할 수 있는 반도체 소자 및 그 형성 방법에 관한 것이다.
최근에 집적도 향상을 위해 40nm 이하급 메모리 소자가 요구되고 있는데, 8F2(F:minimum feature size) 또는 6F2 형태에서 사용하는 플라나(Planar) 또는 리세스드 게이트 트랜지스터(Recessed Gate Taransistor)의 경우에는 40nm 이하로 스케일링(scaling) 하기가 매우 어려운 문제가 있다. 따라서 동일 스케일링에서 집적도를 1.5～2배 향상시킬 수 있는 4F2 셀 구조를 갖는 DRAM 소자가 요구되고 있으며, 그에 따라 수직채널 트랜지스터(Vertical channel transistor)가 제안되었다.
수직 채널 트랜지스터는 반도체 기판 상에서 수직으로 연장된 필라(Active pillar)의 주위를 감싸는 환형(Surround type) 게이트 전극을 형성하고, 게이트 전극을 중심으로 하여 필라의 상부와 하부에 각각 소스 영역과 드레인 영역을 형성함으로써 채널이 수직으로 형성되는 트랜지스터이다. 그러므로, 트랜지스터의 면적을 감소시키더라도 채널 길이에 구애받지 않는다.
수직 채널 MOS 트랜지스터는 반도체 기판의 주면에 대하여 수직으로 연장되는 활성 필라의 주위에 게이트 전극을 형성하고, 상기 게이트 전극을 중심으로 하여 상기 활성 필라의 상하에 소스/드레인 영역을 형성함으로써 반도체 기판의 주면 (main surface)에 대하여 수직으로 채널이 형성된다. 그러므로, MOS 트랜지스터의 면적을 감소시키더라도 채널 길이에 구애받지 않는다. 이와 같은 수직 채널 반도체 소자를 구현하는 데 있어서, 비트라인을 셀의 소자분리 영역에 매립하는 매립형 비트라인 (buried bit line) 구조로 형성하는 기술이 제안되었다.
종래 기술에 따른 매립형 비트라인은 수직 채널 반도체 소자에서 수직필라와 그 주위에 형성된 절연막에 대하여 자기정렬되는 식각 조건을 이용하여 반도체 기판을 식각하여 형성하였다. 이와 같은 방법에 의해 형성된 매립형 비트라인은 수직필라의 일측벽에 확산되어 형성된 비트라인 콘택과 접속되는데, 비트라인 콘택은 수직필라의 일측벽에 라인 타입으로 확산되어 플로팅 바디(Floating Body)현상을 유발한다.
즉, 수직필라의 일측벽에 라인 타입으로 확산된 비트라인 콘택에 의해 반도체 기판으로 인가되는 바디 전압이 수직형 트랜지스터의 채널 부분까지 전달되지 않으며, 이에 수직형 트랜지스터의 전하를 저장하는 공간인 바디 부분이 플로팅된다. 구체적으로, 수직형 트랜지스터와 반도체 기판 간의 전기적인 통로가 차단되어, 수직형 트랜지스터의 채널에 바디 바이어스(Body Bias)를 공급할 수 없게 된다. 그 결과, 수직형 트랜지스터의 바디에 쌓인 전하가 반도체 기판으로 빠져나갈 수 없게 되어, 플로팅 바디 효과가 발생하게 되는 문제가 있다.
본 발명은 매립형 비트라인 구조를 포함하는 반도체 소자에서 수직필라에 확산된 비트라인 콘택에 의해 플로팅 바디 현상이 유발되어 반도체 소자의 특성을 열화시키는 문제를 해결하고자 한다.
본 발명의 반도체 소자는 반도체 기판에서 돌출되어 구비되는 다수의 수직 필라와, 제 1 방향으로 서로 인접하는 상기 다수의 수직 필라 사이 저부에 구비되는 제 1 비트라인 및 제 2 비트라인과, 상기 제 1 비트라인의 일측과 접한 상기 반도체 기판으로 확산된 제 1 정션영역 및 상기 제 2 비트라인의 일측과 접한 상기 반도체 기판으로 확산되며 상기 제 1 정션영역과 사선방향으로 이격된 제 2 정션영역과, 상기 제 1 방향과 수직하는 제 2 방향으로 서로 인접한 상기 다수의 수직 필라에 구비되는 게이트를 포함하는 것을 특징으로 한다.
그리고, 상기 제 1 정션영역 및 상기 제 2 정션영역은 섬 타입(island type)인 것을 특징으로 한다.
그리고, 상기 제 1 정션영역 및 상기 제 2 정션영역은 상기 제 2 방향으로 서로 인접한 상기 수직 필라 사이 저부에 구비되는 것을 특징으로 한다.
그리고, 상기 제 1 비트라인 또는 상기 제 2 비트라인은 비트라인 금속층과 상기 비트라인 금속층의 측벽 및 저부에 구비된 배리어 금속층을 포함하는 것을 특징으로 한다.
그리고, 상기 게이트는 상기 수직 필라의 일측 및 타측에 구비되는 것을 특징으로 한다.
그리고, 상기 제 2 방향으로 서로 인접하는 상기 수직 필라 사이를 매립하는 패드절연막을 더 포함하는 것을 특징으로 한다.
본 발명의 반도체 소자의 형성 방법은 제 2 방향으로 반도체 기판을 식각하여 실리콘 라인패턴을 형성하는 단계와, 상기 실리콘 라인패턴 사이에 제 1 비트라인 및 제 2 비트라인을 형성하는 단계와, 상기 제 1 비트라인의 일측과 접한 상기 반도체 기판으로 확산된 제 1 정션영역 및 상기 제 2 비트라인의 일측과 접한 상기 반도체 기판으로 확산되며 상기 제 1 정션영역과 사선방향으로 이격된 제 2 정션영역을 형성하는 단계와, 상기 제 2 방향과 수직하는 제 1 방향으로 상기 실리콘 라인패턴을 식각하여 수직 필라를 형성하는 단계와, 상기 제 2 방향으로 인접하는 상기 수직 필라에 게이트를 형성하는 단계를 포함하는 것을 특징으로 한다.
그리고, 상기 제 1 정션영역 및 상기 제 2 정션영역은 상기 제 2 방향으로 인접하는 상기 수직 필라 사이 저부에 형성되는 것을 특징으로 한다.
그리고, 상기 실리콘 라인패턴을 형성하는 단계는 상기 반도체 기판 상부에 하드마스크 패턴을 형성하는 단계와, 상기 하드마스크 패턴을 식각마스크로 상기 반도체 기판을 식각하는 단계를 포함하는 것을 특징으로 한다.
그리고, 상기 실리콘 라인패턴을 형성하는 단계 이후 상기 실리콘 라인패턴의 사이 저부에 라이너 산화막을 형성하는 단계와, 상기 라이너 산화막 상부에 상기 실리콘 라인패턴의 상부 측벽을 감싸는 라이너 질화막을 형성하는 단계를 더 포함하는 것을 특징으로 한다.
그리고, 상기 라이너 질화막을 형성하는 단계 이후, 상기 실리콘 라인패턴 사이를 매립하는 매립 폴리실리콘층을 형성하는 단계와, 상기 실리콘 라인패턴 및 상기 매립 폴리실리콘층 상부에 지그재그로 이격된 홀패턴을 포함하는 감광막 패턴을 형성하는 단계와, 상기 감광막 패턴을 식각마스크로 상기 매립 폴리실리콘층을 에치백하는 단계를 더 포함하는 것을 특징으로 한다.
그리고, 상기 제 1 정션영역 및 제 2 정션영역을 형성하는 단계는 상기 실리콘 라인패턴의 하부 일측벽을 노출시키는 단계와, 상기 실리콘 라인패턴을 덮도록 폴리실리콘층을 형성하는 단계와, 상기 폴리실리콘층과 상기 실리콘 라인패턴의 하부 일측벽이 맞닿는 부분에서 상기 폴리실리콘층이 확산되는 단계를 포함하는 것을 특징으로 한다.
그리고, 상기 실리콘 라인패턴의 하부 일측벽을 노출시키는 단계는 상기 실리콘 라인패턴의 측벽에 금속스페이서를 형성하는 단계와, 상기 실리콘 라인패턴의 사이를 매립하는 매립절연막을 형성하는 단계와, 상기 실리콘 라인패턴 상부에 폴리실리콘 마스크 패턴을 형성하는 단계와, 상기 폴리실리콘 마스크 패턴을 마스크로 상기 실리콘 라인패턴의 일측벽에 구비된 상기 금속스페이서를 제거하는 단계와, 상기 폴리실리콘 마스크 패턴을 제거하는 단계와, 상기 매립 절연막을 제거하는 단계를 포함하는 것을 특징으로 한다.
그리고, 상기 폴리실리콘 마스크 패턴을 형성하는 단계는 상기 실리콘 라인패턴 상부에 라이너 폴리실리콘을 형성하는 단계와, 상기 라이너 폴리실리콘에 이온주입을 수행하는 단계와, 상기 이온주입이 수행되지 않은 상기 라이너 폴리실리콘을 제거하는 단계를 포함하는 것을 특징으로 한다.
그리고, 상기 이온주입을 수행하는 단계는 상기 실리콘 라인패턴 표면에 대하여 15 내지 30도 각도로 이온주입을 수행하는 것을 특징으로 한다.
그리고, 상기 이온주입이 수행되지 않은 상기 라이너 폴리실리콘을 제거하는 단계는 습식 식각으로 수행되는 것을 특징으로 한다.
그리고, 상기 금속스페이서를 제거하는 단계는 습식 식각으로 수행되는 것을 특징으로 한다.
그리고, 상기 폴리실리콘 마스크 패턴을 제거하는 단계는 건식 식각으로 수행되는 것을 특징으로 한다.
그리고, 상기 매립절연막을 제거하는 단계는 상기 라이너 산화막 일부가 함께 제거되는 것을 특징으로 한다.
그리고, 상기 제 1 비트라인 및 상기 제 2 비트라인을 형성하는 단계는 상기 실리콘 라인패턴 사이에 배리어 금속층을 형성하는 단계와, 상기 실리콘 라인패턴 사이를 매립하며 상기 배리어 금속층 상부에 비트라인 금속층을 형성하는 단계를 포함하는 것을 특징으로 한다.
그리고, 상기 제 1 방향으로 상기 실리콘 라인패턴을 식각하여 수직 필라를 형성하는 단계는 상기 정션영역가 노출되지 않도록 상기 실리콘 라인패턴을 식각하여 트렌치를 형성하는 단계를 포함하는 것을 특징으로 한다.
그리고, 상기 게이트를 형성하는 단계 이후 상기 제 2 방향으로 인접하는 상기 수직 필라를 매립하는 패드절연막을 형성하는 단계를 더 포함하는 것을 특징으로 한다.
본 발명은 지그재그로 이격된 정션영역을 형성함으로써 반도체 기판과 수직필라 사이의 전기적 통로를 확보하여, 플로팅 현상이 유발되지 않도록 함으로써 반도체 소자가 열화되는 것을 방지할 수 있다.
도 1은 본 발명에 따른 반도체 소자를 나타낸 것으로, (ⅰ)은 평면도이고, (ⅱ)는 (ⅰ)의 x-x'를 자른 단면도이고, (ⅲ)는 (ⅰ)의 y-y'를 자른 단면도.
도 2a 내지 도 2m은 본 발명에 따른 반도체 소자의 형성 방법을 나타낸 것으로, (ⅰ)은 평면도이고, (ⅱ)는 (ⅰ)의 x-x'를 자른 단면도이고, (ⅲ)는 (ⅰ)의 y-y'를 자른 단면도.
이하에서는 본 발명의 실시예에 따라 첨부된 도면을 참조하여 상세히 설명하기로 한다.
도 1에 도시된 바와 같이, 반도체 기판(100)에서 돌출되어 구비되는 다수의 수직 필라(130)와, 제 1 방향(x-x')으로 서로 인접하는 다수의 수직 필라(130) 사이 저부에 구비되는 제 1 비트라인(124a) 및 제 2 비트라인(124b)과, 제 1 비트라인(124a)의 일측과 접한 반도체 기판(100)으로 확산된 제 1 정션영역(120a) 및 제 2 비트라인(124b)의 일측과 접한 반도체 기판(100)으로 확산되며 제 1 정션영역(120a)과 사선방향으로 이격된 제 2 정션영역(120b)과, 제 1 방향(x-x')과 수직하는 제 2 방향(y-y')으로 서로 인접한 다수의 수직 필라(130)에 구비되는 게이트(132)를 포함하는 것이 바람직하다.
여기서, 제 1 정션영역(120a) 및 제 2 정션영역(120b)은 섬 타입(island type)으로, 제 2 방향(y-y')으로 서로 인접한 수직 필라(130) 사이 저부에 위치하는 것이 바람직하고, 제 1 비트라인(124a) 또는 제 2 비트라인(124b)은 비트라인 금속층 및 비트라인 금속층의 측벽 및 저부에 구비된 배리어 금속층을 포함하는 것이 바람직하다. 또한, 게이트(130)는 수직 필라의 일측 및 타측에 구비되는 것이 바람직하고, 제 2 방향(y-y')으로 서로 인접하는 수직 필라(130) 사이를 매립하는 패드절연막(136)을 더 포함하는 것이 바람직하다.
본 발명의 반도체 소자는 상술한 바와 같은 섬타입의 정션영역을 구비함으로써 종래에 수직 채널 반도체 소자에서 발생되는 플로팅 바디를 용이하게 방지하여 반도체 소자가 열화되는 것을 방지할 수 있다.
도 2a에 도시된 바와 같이, 반도체 기판(100)에 하드마스크 패턴(102)을 형성하고, 이를 식각마스크로 반도체 기판(100)을 식각하여 실리콘 라인패턴(101)을 형성한다. 실리콘 라인패턴(101)이 형성된 반도체 기판 상부에 라이너 산화막(104)을 형성하고, 실리콘 라인패턴(101) 사이 저부를 매립하는 매립 폴리실리콘층(106)을 형성한 후, 매립 폴리실리콘층(106)과 동일한 높이를 갖도록 라이너 산화막(104)을 식각한다. 그 다음, 라이너 산화막(104) 상부에 라이너 질화막(108)을 형성한 후, 에치백하여 실리콘 라인패턴(101) 측벽에만 형성되도록 하는 것이 바람직하다.
이어서, 반도체 기판(100) 상부에 마름모꼴로 이격된 홀패턴(109a)을 포함하는 감광막 패턴(109)을 형성한 후, 감광막 패턴(109)을 식각마스크로 매립 폴리실리콘층(106)을 소정두께 에치백한다. 이때, 매립 폴리실리콘층(106)을 에치백하는 것은 후속 공정에서 정션영역(junction region)이 지그재그로 이격되어 실리콘 라인패턴(101)의 측벽에 용이하게 형성되도록 하기 위함이다. 이하에서는 소정두께 에치백된 폴리실리콘층은 에치백 폴리실리콘(106b)이라 하고, 에치백되지 않은 폴리실리콘층은 노멀 폴리실리콘(106a)이라 한다.
도 2b에 도시된 바와 같이, 노멀 폴리실리콘(106a) 및 에치백 폴리실리콘(106b) 상부에 금속층을 형성하고, 금속층에 스페이서 식각을 수행하여 실리콘 라인패턴(101)의 측벽에만 금속스페이서(110)를 형성한다. 이 스페이서 식각 시 하드마스크(102) 상부에 구비된 금속층이 과도하게 식각되는 경우 라이너 질화막(108) 측벽의 금속층까지 식각하여 라이너 질화막(108) 측벽 상부를 노출시킬 수 있다. 여기서, 금속스페이서(110)는 후속 공정에 정션영역을 정의하기 위한 마스크 역할을 한다.
도 2c에 도시된 바와 같이, 실리콘 라인패턴(101)의 사이가 매립되도록 매립절연막(112)을 형성한 후, 금속스페이서(110) 상부가 노출되도록 매립절연막(112)에 에치백을 수행한다. 여기서, 매립절연막(112)은 산화막인 것이 바람직하다.
도 2d에 도시된 바와 같이, 하드마스크 패턴(102), 라이너 질화막(108), 금속스페이서(110) 및 매립절연막(112) 상부에 라이너 폴리실리콘(114)을 증착한다(도 2d). 여기서, 라이너 폴리실리콘(114)을 형성하는 것은 후속 공정에서 이온주입 공정이 수행되는 부분은 남아있고 이온주입 공정이 수행되지 않은 부분은 제거되는 특성을 이용하여 패터닝되도록 하기 위함이다.
도 2e에 도시된 바와 같이, 라이너 폴리실리콘(114) 상부에 이온주입공정을 수행한다. 이때, 이온주입은 실리콘 라인패턴(101) 표면에 대하여 15도(I1) 내지 30도(I2)의 각도로 수행되는 것이 바람직하다. 이온주입을 15도 내지 30도의 각도에서 수행하는 것은 실리콘 라인패턴(101)의 일측벽에 구비된 라이너 질화막(108) 측벽에 형성된 라이너 폴리실리콘(114)과, 매립절연막(112) 상부에 형성된 라이너 폴리실리콘(114)에 골고루 이온주입이 되도록 하기 위함이다. 따라서, 본 발명에 따른 이온주입(I1,I2)은 실리콘 라인패턴(101)의 타측벽에 구비된 라이너 질화막(108) 측벽에 형성된 라이너 폴리실리콘(114)과 매립절연막(112) 상부에 형성된 라이너 폴리실리콘(114)에는 이온주입이 되지 않도록 한다. 이온주입 공정을 통하여 주입되는 이온은 BF2인 것이 바람직하다.
본 발명의 도 2e에서는 편의상 이온주입이 수행된 폴리실리콘(이하, 폴리실리콘 마스크 패턴,114a)과 이온주입이 수행되지 않은 폴리실리콘(114b)의 도면부호를 구분하여 도시한다.
도 2f에 도시된 바와 같이, 이온주입이 수행되지 않은 폴리실리콘(114b)을 제거한다. 이때, 이온주입이 수행되지 않은 폴리실리콘층(114b)은 습식 식각으로 제거하는 것이 바람직하다. 예를들면, HF와 인산의 혼합용액을 이용하여 제거하는 것이 바람직하다.
도 2g 및 도 2h에 도시된 바와 같이, 폴리실리콘 마스크 패턴(114a)을 마스크로 금속스페이서(110)를 제거한다. 여기서, 금속스페이서(110)는 습식식각으로 제거되는 것이 바람직하다(도 2g). 그 다음, 폴리실리콘 마스크 패턴(114a)을 제거한다.(도 2l) 이때, 폴리실리콘 마스크 패턴(114a)은 건식식각으로 제거되는 것이 바람직하다.
도 2i 및 2j에 도시된 바와 같이, 매립절연막(112)을 제거한다(도 2i). 이때, 매립절연막(112)은 산화막이므로 도 2h에서 금속스페이서(110)가 제거됨으로써 노출된 라이너 산화막(104) 일부가 함께 제거되는 것이 바람직하다. 보다 구체적으로, 에치백 폴리실리콘(106b)의 측벽에 구비된 라이너 산화막(104)이 제거되는 것이 바람직하다. 이때, 노멀 폴리실리콘(106a)의 측벽에 구비된 라이너 산화막(104)은 금속스페이서(110)가 제거되어도 노출되지 않기 때문에 제거되지 않는다. 여기서, 라이너 산화막(104)이 제거된 부분은 편의상 정션 오픈 영역(116)이라 한다. 정션 오픈 영역(116)은 평면도 상에서 지그재그로 이격된 섬타입의 형태로 실리콘 라인패턴(101)의 타측벽을 노출시킨다. 그 다음, 금속스페이서(110)를 제거한다(도 2j).
도 2k에 도시된 바와 같이, 실리콘 라인패턴(101)의 사이가 매립되도록 폴리실리콘층(118)을 형성한다. 폴리실리콘층(118)은 정션 오픈 영역(116)을 통하여 실리콘 라인패턴(101) 내로 확산되어 정션영역(120)을 형성한다.
도 2l 및 도 2m에 도시된 바와 같이, 정션영역(120)을 형성하기 위하여 실리콘 라인패턴(101) 사이에 매립된 폴리실리콘층(118)을 제거한다(도 2l). 이어서, 실리콘 라인패턴(101)의 사이 저부 표면에 배리어 금속층(122)을 형성하고, 실리콘 라인패턴(101)의 사이의 저부가 매립되도록 비트라인 금속층(124)을 형성한 후, 라이너 산화막(104)과 동일한 높이를 갖도록 비트라인 금속층(124) 및 배리어 금속층(122)에 에치백을 수행한다.
도 2n에 도시된 바와 같이, 실리콘 라인패턴(101), 배리어 금속층(122) 및 비트라인 금속층(124) 상부에 라이너 절연막(126)을 형성한다. 그리고, 실리콘 라인패턴(101) 사이가 매립되도록 층간절연막(128)을 형성한다. 여기서, 라이너 절연막(126)은 질화막을 포함하는 것이 바람직하다.
도 2o에 도시된 바와 같이, 층간절연막(128)을 포함하는 실리콘 라인패턴(101) 상부에 게이트 영역을 정의하는 트렌치(T)를 형성하기 위한 감광막 패턴(미도시)을 형성한 후 이를 식각마스크로 하드마스크 패턴(102) 및 실리콘 라인패턴(101)을 식각하여 수직필라(130)를 형성한다. 여기서, 트렌치(T)는 정션영역(120)의 상부에 형성되되 정션영역(120)이 노출되지 않도록 실리콘 라인패턴(101)을 식각함으로써 형성되는 것이 바람직하다. 즉, 수직필라(130)는 정션영역(120) 상부에 형성된 트렌치(T)에 의해 실리콘 라인패턴(101)이 분할됨으로써 형성된다. 따라서, 정션영역(120)은 제 2 방향(y-y'방향)으로 서로 이웃한 수직필라(130) 사이에 구비된다. 여기서, 제 1 방향(x-x')은 비트라인 금속층(124)의 장축방향과 평행한 방향인 것이 바람직하다.
도 2p에 도시된 바와 같이, 제 2 방향(y-y'방향)으로 이웃한 수직 필라(130)의 측벽에 수직형 게이트(132) 및 스페이서(134)를 형성하고, 제 2 방향(y-y'방향)으로 이웃한 수직 필라(130) 사이를 매립하는 패드절연막(136)을 형성한다.
이와 같이, 본 발명은 수직형 게이트를 포함하는 반도체 소자에서 정션영역은 서로 이웃하는 수직필라의 사이에 형성되되 지그재그로 이격되도록 형성함으로써 수직형 게이트에서 유발되는 플로팅 바디 현상을 방지함으로써 반도체 소자의 특성을 향상시킬 수 있다.

Claims (22)

  1. 반도체 기판에서 돌출되어 구비되는 다수의 수직 필라;
    제 1 방향으로 서로 인접하는 상기 다수의 수직 필라 사이 하부에 구비되는 제 1 비트라인 및 제 2 비트라인;
    상기 제 1 비트라인의 일측과 접한 상기 반도체 기판으로 확산된 제 1 정션영역 및 상기 제 2 비트라인의 일측과 접한 상기 반도체 기판으로 확산되며 상기 제 1 정션영역과 사선방향으로 이격된 제 2 정션영역; 및
    상기 제 1 방향과 수직하는 제 2 방향으로 서로 인접한 상기 다수의 수직 필라에 구비되는 게이트를 포함하는 것을 특징으로 하는 반도체 소자.
  2. 청구항 1에 있어서,
    상기 제 1 정션영역 및 상기 제 2 정션영역은
    섬 타입(island type)인 것을 특징으로 하는 반도체 소자.
  3. 청구항 2에 있어서,
    상기 제 1 정션영역 및 상기 제 2 정션영역은
    상기 제 2 방향으로 서로 인접한 상기 수직 필라 사이 하부에 구비되는 것을 특징으로 하는 반도체 소자.
  4. 청구항 1에 있어서,
    상기 제 1 비트라인 또는 상기 제 2 비트라인은
    비트라인 금속층; 및
    상기 비트라인 금속층의 측벽 및 하부에 구비된 배리어 금속층을 포함하는 것을 특징으로 하는 반도체 소자.
  5. 청구항 1에 있어서,
    상기 게이트는
    상기 수직 필라의 일측 및 타측에 구비되는 것을 특징으로 하는 반도체 소자.
  6. 청구항 1에 있어서,
    상기 제 2 방향으로 서로 인접하는 상기 수직 필라 사이를 매립하는
    패드절연막을 더 포함하는 것을 특징으로 하는 반도체 소자.
  7. 제 2 방향으로 반도체 기판을 식각하여 실리콘 라인패턴을 형성하는 단계;
    상기 실리콘 라인패턴 사이에 제 1 비트라인 및 제 2 비트라인을 형성하는 단계;
    상기 제 1 비트라인의 일측과 접한 상기 반도체 기판으로 확산된 제 1 정션영역 및 상기 제 2 비트라인의 일측과 접한 상기 반도체 기판으로 확산되며 상기 제 1 정션영역과 사선방향으로 이격된 제 2 정션영역을 형성하는 단계;
    상기 제 2 방향과 수직하는 제 1 방향으로 상기 실리콘 라인패턴을 식각하여 수직 필라를 형성하는 단계; 및
    상기 제 2 방향으로 인접하는 상기 수직 필라에 게이트를 형성하는 단계를 포함하는 것을 특징으로 하는 반도체 소자의 형성 방법.
  8. 청구항 7에 있어서,
    상기 제 1 정션영역 및 상기 제 2 정션영역은
    상기 제 2 방향으로 인접하는 상기 수직 필라 사이 하부에 형성되는 것을 특징으로 하는 반도체 소자의 형성 방법.
  9. 청구항 7에 있어서,
    상기 실리콘 라인패턴을 형성하는 단계는
    상기 반도체 기판 상부에 하드마스크 패턴을 형성하는 단계; 및
    상기 하드마스크 패턴을 식각마스크로 상기 반도체 기판을 식각하는 단계를 포함하는 것을 특징으로 하는 반도체 소자의 형성 방법.
  10. 청구항 9에 있어서,
    상기 실리콘 라인패턴을 형성하는 단계 이후,
    상기 실리콘 라인패턴의 사이 하부에 라이너 산화막을 형성하는 단계; 및
    상기 라이너 산화막 상부에 상기 실리콘 라인패턴의 상부 측벽을 감싸는 라이너 질화막을 형성하는 단계를 더 포함하는 것을 특징으로 하는 반도체 소자의 형성 방법.
  11. 청구항 10에 있어서,
    상기 라이너 질화막을 형성하는 단계 이후,
    상기 실리콘 라인패턴 사이를 매립하는 매립 폴리실리콘층을 형성하는 단계;
    상기 실리콘 라인패턴 및 상기 매립 폴리실리콘층 상부에 지그재그로 이격된 홀패턴을 포함하는 감광막 패턴을 형성하는 단계; 및
    상기 감광막 패턴을 식각마스크로 상기 매립 폴리실리콘층을 에치백하는 단계를 더 포함하는 것을 특징으로 하는 반도체 소자의 형성 방법.
  12. 청구항 11에 있어서,
    상기 제 1 정션영역 및 제 2 정션영역을 형성하는 단계는
    상기 실리콘 라인패턴의 하부 일측벽을 노출시키는 단계;
    상기 실리콘 라인패턴을 덮도록 폴리실리콘층을 형성하는 단계; 및
    상기 폴리실리콘층과 상기 실리콘 라인패턴의 하부 일측벽이 맞닿는 부분에서 상기 폴리실리콘층이 확산되는 단계를 포함하는 것을 특징으로 하는 반도체 소자의 형성 방법.
  13. 청구항 12에 있어서,
    상기 실리콘 라인패턴의 하부 일측벽을 노출시키는 단계는
    상기 실리콘 라인패턴의 측벽에 금속스페이서를 형성하는 단계;
    상기 실리콘 라인패턴의 사이를 매립하는 매립절연막을 형성하는 단계;
    상기 실리콘 라인패턴 상부에 폴리실리콘 마스크 패턴을 형성하는 단계;
    상기 폴리실리콘 마스크 패턴을 마스크로 상기 실리콘 라인패턴의 일측벽에 구비된 상기 금속스페이서를 제거하는 단계;
    상기 폴리실리콘 마스크 패턴을 제거하는 단계; 및
    상기 매립 절연막을 제거하는 단계를 포함하는 것을 특징으로 하는 반도체 소자의 형성 방법.
  14. 청구항 13에 있어서,
    상기 폴리실리콘 마스크 패턴을 형성하는 단계는
    상기 실리콘 라인패턴 상부에 라이너 폴리실리콘을 형성하는 단계;
    상기 라이너 폴리실리콘에 이온주입을 수행하는 단계; 및
    상기 이온주입이 수행되지 않은 상기 라이너 폴리실리콘을 제거하는 단계를 포함하는 것을 특징으로 하는 반도체 소자의 형성 방법.
  15. 청구항 14에 있어서,
    상기 이온주입을 수행하는 단계는
    상기 실리콘 라인패턴 표면에 대하여 15 내지 30도 각도로 이온주입을 수행하는 것을 특징으로 하는 반도체 소자의 형성 방법.
  16. 청구항 14에 있어서,
    상기 이온주입이 수행되지 않은 상기 라이너 폴리실리콘을 제거하는 단계는
    습식 식각으로 수행되는 것을 특징으로 하는 반도체 소자의 형성 방법.
  17. 청구항 13에 있어서,
    상기 금속스페이서를 제거하는 단계는
    습식 식각으로 수행되는 것을 특징으로 하는 반도체 소자의 형성 방법.
  18. 청구항 13에 있어서,
    상기 폴리실리콘 마스크 패턴을 제거하는 단계는
    건식 식각으로 수행되는 것을 특징으로 하는 반도체 소자의 형성 방법.
  19. 청구항 13에 있어서,
    상기 매립절연막을 제거하는 단계는
    상기 라이너 산화막 일부가 함께 제거되는 것을 특징으로 하는 반도체 소자의 형성 방법.
  20. 청구항 7에 있어서,
    상기 제 1 비트라인 또는 상기 제 2 비트라인을 형성하는 단계는
    상기 실리콘 라인패턴 사이에 배리어 금속층을 형성하는 단계;
    상기 실리콘 라인패턴 사이를 매립하며 상기 배리어 금속층 상부에 비트라인 금속층을 형성하는 단계를 포함하는 것을 특징으로 하는 반도체 소자의 형성 방법.
  21. 청구항 7에 있어서,
    상기 제 1 방향으로 상기 실리콘 라인패턴을 식각하여 수직 필라를 형성하는 단계는
    상기 정션영역가 노출되지 않도록 상기 실리콘 라인패턴을 식각하여 트렌치를 형성하는 단계를 포함하는 것을 특징으로 하는 반도체 소자의 형성 방법.
  22. 청구항 7에 있어서,
    상기 게이트를 형성하는 단계 이후
    상기 제 2 방향으로 인접하는 상기 수직 필라를 매립하는 패드절연막을 형성하는 단계를 더 포함하는 것을 특징으로 하는 반도체 소자의 형성 방법.
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