TW202018916A - 半導體結構及其形成方法 - Google Patents

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Abstract

本發明實施例包括一種半導體結構，包括基板、閘極結構、以及第一間隔物。上述閘極結構包括浮動閘極結構、閘極間介電層、及控制閘極結構。上述浮動閘極結構係設置在基板上。上述閘極間介電層係設置在浮動閘極結構上。上述控制閘極結構係設置在閘極間介電層上，且包括電極層、接觸層及蓋層。電極層係設置在閘極間介電層上。接觸層係設置在電極層上。蓋層係設置在接觸層上。上述第一間隔物係設置在上述控制閘極結構之側壁上，並覆蓋電極層、接觸層、及蓋層，且第一間隔物之底面係介於電極層之底面及頂面間。

Description

半導體結構及其形成方法
本發明係關於一種半導體結構及其形成方法，且特別係關於一種用以防止字元線漏電問題的半導體結構及其形成方法。
半導體裝置已廣泛用在各種不同的電子產品上，例如個人電腦、手機、數位相機及其他電子設備。半導體裝置的製造通常藉由依序沉積絕緣或介電層、導電層及半導體層的材料於半導體基板上，且利用微影技術以圖案化各種不同的材料層來形成電路組件及元件於半導體基板上。
快閃記憶體(flash)是一種常見的半導體裝置。在現今之快閃記憶體製程中，在晶胞陣列區的汲極(drain)與共源極(common source)端均是採用自我對準接觸窗(Self-aligned contact)的製程，以有效微縮晶胞陣列區的面積。然而，現今之快閃記憶體製程有著字元線漏電(wordline leakage)的問題，這將導致裝置故障，並降低良率。
本發明實施例係關於一種半導體結構，包括基板、閘極結構、以及第一間隔物。上述閘極結構包括浮動閘極結構、閘極間介電層、及控制閘極結構。上述浮動閘極結構係設置在基板上。上述閘極間介電層係設置在浮動閘極結構上。上述控制閘極結構係設置在閘極間介電層上，且包括電極層、接觸層及蓋層。電極層係設置在閘極間介電層上。接觸層係設置在電極層上。蓋層係設置在接觸層上。上述第一間隔物係設置在上述控制閘極結構之側壁上，並覆蓋電極層、接觸層、及蓋層，且第一間隔物之底面係介於電極層之底面及頂面間。
本發明實施例亦關於一種形成半導體結構之方法，包括提供基板、在基板上形成閘極結構、以及在控制閘極結構之側壁上形成第一間隔物。其中形成上述閘極結構包括在基板上形成浮動閘極結構、在浮動閘極結構上形成閘極間介電層、以及在閘極間介電層上形成控制閘極結構，且控制閘極結構包括電極層、接觸層及蓋層。上述電極層係形成在閘極間介電層上。上述接觸層係形成在電極層上。上述蓋層係形成在接觸層上。上述第一間隔物覆蓋電極層、接觸層、及蓋層，且第一間隔物之底面係介於電極層之底面及頂面間。
以下公開許多不同的實施方法或是例子來實行所提供之標的之不同特徵。當然這些實施例僅用以例示，且不該以此限定本發明的範圍。舉例來說，在說明書中提到第一特徵形成於第二特徵之上，其包括第一特徵與第二特徵是直接接觸的實施例，另外也包括於第一特徵與第二特徵之間另外有其他特徵的實施例。此外，在不同實施例中可能使用重複的標號或標示，這些重複僅為了簡單清楚地敘述本發明，不代表所討論的不同實施例及/或結構之間有特定的關係。
此外，其中可能用到與空間相關用詞，例如 “下方”、“較低的”及類似的用詞，這些空間相關用詞係為了便於描述圖示中一個(些)元件或特徵與另一個(些)元件或特徵之間的關係，這些空間相關用詞包括使用中或操作中的裝置之不同方位，以及圖式中所描述的方位。當裝置被轉向不同方位時，則其中所使用的空間相關形容詞也將依轉向後的方位來解釋。
本文所用的術語「約」表示可以基於與目標半導體裝置相關的特定技術節點而變化的特定值。基於特定技術節點，術語「約」可以表示在給定的量(如上述數值的10-30％(如±10％、±20％或±30％))內變化的數值。
第1圖到第8A圖為根據本發明一些實施例繪示的半導體結構製造過程各個階段的剖面圖。請參閱第1圖，其是根據本發明一實施例繪示之半導體結構的陣列區(array)100A及周邊區(periphery)100B的剖面圖。陣列區100A包括基板10、穿隧介電層12、浮動閘極結構20、閘極間介電層30、及多個控制閘極結構40。而周邊區100B包括基板10、閘極氧化物14、及控制閘極結構40。上述控制閘極結構40包括電極層42、接觸層44、罩幕層46、及蓋層48。在陣列區100A的各個控制閘極結構40係以溝槽R隔開，其中溝槽R延伸進入電極層42中，但未穿透電極層42。
可以藉由自對準接觸窗(self-aligned contact)製程以形成上述半導體結構。詳細而言，自對準接觸窗製程係先在閘極間沉積犧牲多晶矽(sacrificial polysilicon)，再藉由適合的微影與蝕刻製程定義出柱狀或城牆狀的圖形，接著沉積晶胞間介電層，再以蝕刻的方式將柱狀或城牆狀的犧牲多晶矽去除，形成圓孔狀及溝渠狀的圖形，以形成上述半導體結構。由於自對準接觸窗製程是現今半導體產業界中常用的製程，細節於此不再贅述。
基板10可以是半導體基板，例如塊體(bulk)半導體、絕緣體上半導體(semiconductor-on-insulator，SOI)基板等，其可為摻雜的(如使用p型或n型摻質)或未摻雜的。基板10亦可以是晶圓(如矽晶圓)。一般來說，絕緣體上半導體基板包括形成在絕緣層上的一層半導體材料。絕緣層可為如埋藏氧化(buried oxide，BOX)層、氧化矽層等。在基板(通常為矽或玻璃基板)上提供絕緣層。也可使用其它基板如多層基板(multi-layered substrates)、梯度基板(gradient substrates)、混合晶向基板(hybrid orientation substrates)和/或類似基板。在一些實施例中，基板10的半導體材料可以包括矽、鍺等元素半導體；包括碳化矽、砷化鎵、磷化鎵、磷化銦、砷化銦和/或銻化銦之化合物半導體；包括SiGe、GaAsP、AlInAs、AlGaAs、GaInAs、GaInP及/或GaInAsP之合金半導體；或上述之組合。
在一些實施例中，穿隧介電層12可包括合適的介電材料，例如氧化物；浮動閘極結構20為導電材料，例如金屬或摻雜多晶矽等；閘極間介電層30通常是多層氧化物-氮化物-氧化物(ONO)膜；電極層42的材料包括導電材料，例如為多晶矽或其他合適的導電材料；接觸層44的材料包括金屬矽化物，例如為矽化鎢(WSi)；罩幕層46的材料包括合適的罩幕材料，例如為非晶矽(amorphous silicon，a-Si)、氧化矽、氮化矽(SiN)、氮化鈦(TiN)、氮氧化矽(SiON)、氮碳化矽(SiCN)、其它合適的材料或其組合；蓋層48可以包括介電材料，例如氮化矽、氮氧化矽、碳氧化矽、四乙氧基矽烷 (Tetraethoxysilane，TEOS)或其組合。
接著，請參閱第2圖，在第1圖之半導體結構的陣列區100A以及周邊區100B上沉積一層間隔物層，例如氮化層50。在第2圖中，上述氮化層50係共形地(conformally)沉積在控制閘極結構40上及沉積在溝槽R中。用以形成上述氮化層50的材料例如為氮化矽等合適的含氮材料。沉積氮化層50的製程包括合適的化學氣相沉積(chemical vapor deposition，CVD)製程，例如常壓化學氣相沉積(atmospheric pressure CVD，APCVD)、低壓化學氣相沉積(low pressure CVD，LPCVD)、雷射增強化學氣相沉積(laser-enhanced CVD，LECVD)及/或電漿增強化學氣相沉積(plasma enhanced CVD，PECVD)等合適的沉積製程。
接著，請參閱第3圖，其繪示對氮化層50進行回蝕刻製程之後的剖面圖。在第3圖中，對上述半導體結構之陣列區100A及周邊區100B進行蝕刻製程以去除位在控制閘極結構40頂端的氮化層50，直到露出蓋層48的頂部。剩餘的氮化層50形成為第一間隔物55。第一間隔物55係設置在控制閘極結構40的側壁上，第一間隔物55的寬度係從控制閘極結構40的頂部(靠近蓋層48處)向底部(靠近電極層42處)漸增，且第一間隔物55的底部係介於電極層42的頂面及底面之間。
此外，在上述蝕刻製程後，露出電極層42的一部分，此時溝槽R的底表面為底表面S1，且底表面S1係位在電極層42中。應注意的是，此時第一間隔物55的底部係位在溝槽R的底表面S1的上方。上述蝕刻製程包括例如反應離子蝕刻(reaction ion etching，RIE)、中性束蝕刻(neutral beam etching，NBE)等適合的蝕刻製程，且上述蝕刻可以是非等向性的(anisotropic)。
接著，請參閱第4圖。在陣列區100A沿溝槽R蝕刻露出的電極層42，並露出部分閘極間介電層30，且此時溝槽R的底表面為底表面S2，位在閘極間介電層30中。而周邊區100B的電極層42亦被蝕刻，而露出部分的閘極氧化物14。此處之蝕刻製程可採用與第3圖採用之蝕刻製程相同或相似之蝕刻製程，於此不再贅述。
接著，請參閱第5圖，其繪示在上述半導體結構上設置罩幕M後，半導體結構之陣列區100A及周邊區100B的剖面圖。應注意的是，在第5圖中，罩幕M僅設置在半導體結構的周邊區100B上，而未設置在陣列區100A上。藉此，在隨後的製程中，可保護周邊區100B不受影響，而僅對陣列區100A產生影響。
在一些實施例中，可以由光阻材料形成上述罩幕M。在其他實施例中，也可共用其他可被選擇性移除的硬罩幕，例如SiO2 、SiN等。可以使用任何合適的製程，如化學氣相沉積或旋轉塗佈等製程形成上述罩幕M。
接著，請參閱第6圖，其繪示對上述半導體結構進行適合的蝕刻製程後，半導體結構的陣列區100A及周邊區100B的剖面圖。
在第6圖中，此蝕刻製程去除溝槽R中的浮動閘極結構20及閘極間介電層30，並且露出部分之穿隧介電層12，此時溝槽R的底表面為底表面S3。如第6圖所示，溝槽R的底表面S3可略低於穿隧介電層12的上表面。此處進行的蝕刻製程例如可為自對準蝕刻(self-align etching)。此外，由於罩幕M係設置在周邊區100B上，因此在罩幕M下方的其他結構並未受到此處之蝕刻製程影響，而維持與第5B圖中的周邊區100B相同的結構。
接著，請參閱第7圖，其繪示藉由合適的蝕刻製程，去除罩幕M後的半導體結構之陣列區100A及周邊區100B的剖面圖。
如第7圖所示，在去除第6圖中的罩幕M後，露出了周邊區100B的浮動閘極結構40及第一間隔物55。而陣列區100A並未受到影響，此時陣列區100A的結構與第6圖中的陣列區100A的結構相同。
接著，請參閱第8A圖，其繪示在陣列區100A的溝槽R中形成第二間隔物60、側壁氧化層68及接觸部件70後的剖面圖。在一些實施例中，第二間隔物60可以是複合式的間隔物，且可包括第一氧化層62、氮化層64、及第二氧化層66，其中第一氧化層62、氮化層64、及第二氧化層66的側壁互相接觸，並形成層狀的結構。應注意的是，由於在前述蝕刻製程中，第一間隔物55可能會受到損傷，在第一氧化層62靠近第一間隔物55的一側還設置有側壁氧化層68(例如設置在第一氧化層62及第一間隔物55間，或設置在第一氧化層62及電極層42間等)，以填補在前述蝕刻製程時第一間隔物55所受到的損傷。且第一氧化層62、氮化層64、第二氧化層66、及側壁氧化層68在第8A圖中的高度大抵上相同。
接觸部件70係鄰近閘極結構40之一側設置，且接觸部件70的材料可包括合適的導電材料，例如鎢、鈦、氮化鈦等。形成第二間隔物60或側壁氧化層68的製程可包括各種合適的沉積、氧化、蝕刻等製程。在形成第二間隔物60後，在溝槽R未形成第二間隔物60處沉積合適的導電材料，接著進行合適的回蝕刻或平坦化製程，例如化學機械平坦化(chemical mechanical planarization，CMP )製程以形成接觸部件70。
應注意的是，在第8A圖中，由於在形成第二間隔物60時會一併將穿隧介電層12蝕穿，因此接觸部件70的底部係延伸進入穿隧介電層12中，並接觸基板10，以作為源極/閘極接觸窗(source/drain contact)。
第8B圖是第8A圖中虛線部份的放大圖。應注意的是，在第8B圖中，第一間隔物55的底面55A係介於電極層42的頂面42A及底面42B之間。具體來說，第一間隔物55的底面55A距離電極層42的頂面42A及底面42B的距離分別為距離h1及距離h2。在一些實施例中，h1/h2的比值可約介於0.5到1之間。亦即，第一間隔物55覆蓋電極層42的側壁的比例約介於1/3到1/2間。藉此，可確保第一間隔物55完全覆蓋電極層42上的接觸層44的側壁。
藉由在接觸層44與側壁氧化層68間插入第一間隔物55，可防止接觸層44與側壁氧化層68直接接觸，從而避免接觸層44與側壁氧化層68中的元素發生擴散，而形成導電的結構(舉例來說，可防止接觸層44在後續的側壁氧化製程中被氧化，而產生例如WSix Oy 等導電的結構)，進而可解決字元線漏電的問題。
此外，由於這種配置方式可防止接觸層44被氧化，進而可避免接觸層44中的原子因被氧化而體積膨脹，進而可減輕在例如沉積犧牲多晶矽的製程時產生孔洞(Void)或縫隙(Seam)的程度，以降低後續犧牲多晶矽蝕刻殘留導致之良率損失。
此外，在第8B圖中，側壁氧化層68係直接接觸電極層42的側壁42C，並且第一間隔物55的側壁55B會與電極層42的側壁42C共同形成一連續側壁，此連續側壁係與側壁氧化層68的側壁直接接觸。應注意的是，第一間隔物55延伸進入電極層42中，並使得電極層42在第8B圖中具有階梯狀之側壁。藉此，可達到保護接觸層44的效果，並防止前述字元線漏電的問題。
為了確保接觸層44與接觸部件70之間的絕緣，因此介於接觸層44與接觸部件70的第一間隔物55、第二間隔物60、及側壁氧化層68加總的寬度W(接觸層44與接觸部件70間的最小距離)需大於一特定數值，以提供絕緣。舉例來說，如第8B圖所示，第一間隔物55、第二間隔物60、及側壁氧化層68加總的寬度W係介於約350Å到450Å間。因此，可防止接觸層44與接觸部件70間的距離過近，以避免發生短路或漏電的問題。
請參閱第9A及第9B圖，其中第9A圖為根據本發明另一實施例繪示之半導體結構的陣列區200的剖面圖，而第9B圖是第9A圖虛線區域的放大圖。
在第9A圖及第9B圖中，與第8A圖中所示的陣列區100A不同的是，第9A圖中的第一氧化層62’、氮化層64’、及第二氧化層66’係具有不同的高度。詳細而言，陣列區200的第二間隔物60’可包括第一氧化層62’、氮化層64’、及第二氧化層66’，其中氮化層62’的高度大於氮化層64’的高度，且氮化層64’的高度大於第二氧化層66’的高度。此外，在第9B圖中，可看到第一氧化層62’及第二氧化層66’並未完全包圍氮化層64’，其中氮化層64’的頂部係露出於第一氧化層62’及第二氧化層66’，且與側壁氧化層68’直接接觸。因此，可提供更大的製程彈性。
請參閱第10A及第10B圖，其中第10A圖為根據本發明另一實施例繪示之半導體結構陣列區300的剖面圖，而第10B圖是第10A圖虛線區域的放大圖。
在第10A圖及第10B圖中，與第9A圖中所示的陣列區200不同的是，第10A圖的第二間隔物60’’可包括第一氧化層62’’、 氮化層64’’、及第二氧化層66’’，且氮化層64’’係包覆在第一氧化層62’’及第二氧化層66’’間。換句話說，氮化層64’’的高度小於第一氧化層62’’及第二氧化層66’’的高度，且氮化層64’’的頂部並未從第一氧化層62’’及第二氧化層66’’露出，亦即氮化層64’’並未與側壁氧化層68’’直接接觸。因此，可提供更大的製程彈性。
綜上所述，本發明提供了一種用以防止字元線漏電的半導體結構及其製造方法。藉由在控制閘極結構的側壁上設置間隔物，可避免製造半導體結構時所發生的擴散現象，以防止發生字元線漏電的問題，並且減輕在沉積犧牲多晶矽時所產生的孔洞或縫隙，從而增加製程良率。
上述內容概述許多實施例的特徵，因此任何所屬技術領域中具有通常知識者，可更加理解本發明之各面向。任何所屬技術領域中具有通常知識者，可無困難地以本發明為基礎，設計或修改其他製程及結構，以達到與本發明實施例相同的目的及/或得到相同的優點。任何所屬技術領域中具有通常知識者也應了解，在不脫離本發明之精神及範圍內做不同改變、代替及修改，如此等效的創造並沒有超出本發明的精神及範圍。
10:基板12:穿隧介電層14:閘極氧化物20:浮動閘極結構30:閘極間介電層40:控制閘極結構42:電極層42A:頂面42B:底面42C:側壁44:接觸層46:罩幕層48:蓋層50:氮化層55:第一間隔物55A:底面55B:側壁60、60’、60’’:第二間隔物62、62’、62’’:第一氧化層64、64’、64’’:氮化層66、66’、66’’:第二氧化層68、68’、68’’:側壁氧化層70:接觸部件100A、200、300:陣列區100B:周邊區M:罩幕R:溝槽S1、S2、S3:底表面
以下將配合所附圖式詳述本發明之實施例。應注意的是，依據在業界的標準做法，各種特徵並未按照比例繪示且僅用以說明例示。事實上，可任意地放大或縮小元件的尺寸，以清楚地表現出本發明的特徵。 第1圖到第8A圖為根據本發明一些實施例繪示之半導體結構在製造過程各個階段的剖面圖。 第8B圖為第8A圖的放大圖。 第9A圖為根據本發明另一實施例繪示之半導體結構的剖面圖。 第9B圖為第9A圖的放大圖。 第10A圖為根據本發明又一實施例繪示之半導體結構的剖面圖。 第10B圖為第10A圖的放大圖。
10:基板
12:穿隧介電層
20:浮動閘極結構
30:閘極間介電層
40:控制閘極結構
42:電極層
44:接觸層
46:罩幕層
48:蓋層
55:第一間隔物
60:第二間隔物
62:第一氧化層
64:氮化層
66:第二氧化層
68:側壁氧化層
70:接觸部件
100A:陣列區

Claims (10)

  1. 一種半導體結構，包括： 一基板； 一閘極結構，包括： 一浮動閘極結構，設置在該基板上； 一閘極間介電層，設置在該浮動閘極結構上； 一控制閘極結構，設置在該閘極間介電層上，包括：        一電極層，設置在該閘極間介電層上；        一接觸層，設置在該電極層上；以及        一蓋層，設置在該接觸層上；以及 一第一間隔物，設置在該控制閘極結構之一側壁上，覆蓋該電極層、該接觸層、及該蓋層，且該第一間隔物之一底面係介於該電極層之一底面及一頂面間。
  2. 如申請專利範圍第1項所述之半導體結構，更包括一側壁氧化層，設置在該閘極結構之一側壁上，其中該第一間隔物係設置在該閘極結構及該側壁氧化層間。
  3. 如申請專利範圍第2項所述之半導體結構，更包括一第二間隔物，設置在該側壁氧化層上，其中該第二間隔物包括： 一第一氧化層，直接接觸該側壁氧化層； 一氮化層，設置在該第一氧化層上；以及 一第二氧化層，設置在該氮化層上。
  4. 如申請專利範圍第3項所述之半導體結構，其中該第一間隔物、該側壁氧化層、及該第二間隔物加總之寬度介於350Å到450Å間。
  5. 如申請專利範圍第2項所述之半導體結構，其中該側壁氧化層直接接觸該電極層之一側壁。
  6. 如申請專利範圍第5項所述之半導體結構，其中該第一間隔物之一側壁與該電極層之該側壁形成一連續側壁。
  7. 如申請專利範圍第1項所述之半導體結構，其中該第一間隔物之該底面到該電極層之該頂面之距離與該第一間隔物之該底面到該電極層之一底面之距離之比值大於0.5。
  8. 一種形成半導體結構之方法，包括： 提供一基板； 在該基板上形成一閘極結構，其中形成該閘極結構包括： 在該基板上形成一浮動閘極結構； 在該浮動閘極結構上形成一閘極間介電層； 在該閘極間介電層上形成一控制閘極結構，且該控制閘極結構包括：        一電極層，形成在該閘極間介電層上；        一接觸層，形成在該電極層上；以及        一蓋層，形成在該接觸層上；以及 在該控制閘極結構之一側壁上形成一第一間隔物，其中該第一間隔物覆蓋該電極層、該接觸層、及該蓋層，且該第一間隔物之一底面係介於該電極層之一底面及一頂面間。
  9. 如申請專利範圍第8項所述之形成半導體結構之方法，更包括在該閘極結構之該側壁上形成一側壁氧化層，其中該第一間隔物係設置在該閘極結構及該側壁氧化層間。
  10. 如申請專利範圍第9項所述之形成半導體結構之方法，更包括在該側壁氧化層上形成一第二間隔物，且該第二間隔物包括： 一第一氧化層，直接接觸該側壁氧化層； 一氮化層，設置在該第一氧化層上；以及 一第二氧化層，設置在該氮化層上。
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