CN108389790A - 浮栅的形成方法和浮栅型存储器 - Google Patents
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Abstract
本发明涉及浮栅的形成方法和浮栅型存储器，其中浮栅的形成方法包括在形成隔离结构后的衬底上依次叠加形成栅极氧化层、导电材料层和第二硬掩模层，并在第二硬掩模层中形成第二凹槽后，再形成覆盖第二凹槽内表面的第三硬掩模层从而在第二凹槽正上方形成第三凹槽，接着垂直刻蚀以形成贯穿导电材料层的第四凹槽，剩余的导电材料层即可作为浮栅。该方法不需要对导电材料层作CMP工艺，所形成的浮栅具有较好的厚度均一性，并且第四凹槽的宽度可以小于第二凹槽的宽度，因此所形成的浮栅之间的间距相比于第二凹槽的宽度可以减小，从而有利于减小浮栅之间的线宽。本发明另外还提供了包括所形成浮栅的浮栅型存储器。
Description
技术领域
本发明涉及半导体技术领域，尤其涉及浮栅的形成方法和浮栅型存储器。
背景技术
存储器用于存储大量数字信息，多年来，工艺技术的进步和市场需求催生越来越多高密度的各种类型存储器，存储器大致可以分为两大类：易失(volatile)和非易失(non-volatile)。易失存储器在系统关闭时立即失去存储在内的信息：它需要持续的电源供应以维持数据，大部分的随机存储器(RAM)都属于此类。非易失存储器(non-volatile memory，NVM)在系统关闭或无电源供应时仍能保持数据信息。
一个非易失存储器的存储单元通常也是一个MOS管，包括一个源极、一个漏极和一个栅极，它的构造和一般的MOS管不同的是还包括一个浮栅(floating gate，FG)。浮栅周围的氧化层与绝缘层将其与各电极相互隔离。在浮栅型存储器中，电荷被储存在浮栅中，它们在无电源供应的情况下仍然可以保持。
现有的一种浮栅的制作工艺包括先在衬底中和衬底上方形成隔离层，接着在衬底上方的隔离层中形成隔离沟槽，然后在隔离沟槽中填充多晶硅，最后通过CMP(化学机械研磨)工艺使多晶硅表面与隔离层的上表面齐平，剩余的多晶硅作为浮栅型存储器的浮栅。
但是，上述浮栅的制作工艺中，CMP工艺直接作用于多晶硅表面，容易导致多晶硅的厚度均一性较差，另外，浮栅在沟槽中形成，从而浮栅的位置受隔离沟槽定义，随着存储器的制造工艺朝越来越精细的方向发展，利用隔离沟槽定义浮栅位置的方法已难以满足使浮栅线宽缩小的要求。
发明内容
本发明要解决的一个技术问题是现有浮栅的制作工艺所形成的浮栅厚度均一性较差的问题。
本发明要解决的另一个技术问题是利用隔离沟槽定义浮栅位置难以满足浮栅线宽进一步缩小的问题。
为解决上述问题，本发明提供了一种浮栅的形成方法，包括：提供衬底；在所述衬底中形成隔离结构；在所述衬底上依次叠加形成栅极氧化层、导电材料层和第二硬掩模层；刻蚀所述第二硬掩模层以在所述第二硬掩模层中形成第二凹槽，所述第二凹槽位于所述隔离结构的正上方；形成第三硬掩模层，所述第三硬掩模层覆盖所述第二凹槽内表面以在所述第二凹槽的正上方形成第三凹槽；以及垂直刻蚀所述第三硬掩模层、所述第二硬掩模层以及所述导电材料层，以形成贯穿所述导电材料层的第四凹槽。
可选的，在形成所述第四凹槽之后，所述浮栅的形成方法还包括：去除剩余的所述第二硬掩模层。
可选的，所述第三凹槽的宽度小于所述第二凹槽的宽度。
可选的，在所述衬底中形成隔离结构的方法包括：在所述衬底上依次叠加形成垫氧化层和第一硬掩模层；刻蚀所述第一硬掩模层、所述垫氧化层以及所述衬底，以形成贯穿所述第一硬掩模层和所述垫氧化层并且底面位于所述衬底内的第一凹槽；在所述第一凹槽中填充满隔离介质；去除填充在所述第一硬掩模层中的隔离介质；以及去除剩余的第一硬掩模层。
可选的，在所述衬底中形成隔离结构的方法还包括：在形成所述隔离结构之后，去除所述垫氧化层。
可选的，所述第四凹槽的宽度小于所述第一凹槽的宽度。
可选的，所述垂直刻蚀的方法是各向异性干法刻蚀。
本发明还提供了一种浮栅型存储器，所述浮栅型存储器包括浮栅，所述浮栅的制作包括上述浮栅的形成方法。
可选的，所述浮栅型存储器包括衬底、设置于所述衬底中的隔离结构以及设置于所述衬底上的相互隔离的多个浮栅，其中，所述多个浮栅之间的间距小于同一方向的所述隔离结构的宽度。
可选的，所述浮栅型存储器选自随机存取存储器、只读存储器、可编程逻辑阵列、专用集成电路或数字射频存储器。
本发明提供的浮栅的形成方法，在形成隔离结构后的衬底上依次叠加栅极氧化层、导电材料层和第二硬掩模层，并在所述第二硬掩模层中形成第二凹槽后，再形成覆盖所述第二凹槽内表面的第三硬掩模层从而在第二凹槽正上方形成第三凹槽，接着垂直刻蚀以形成贯穿所述导电材料层的第四凹槽，剩余的导电材料层即可作为浮栅。所述方法不需要对导电材料层作CMP工艺，所形成的浮栅具有较好的厚度均一性。
进一步的，在第二凹槽内表面覆盖第三硬掩模层后从而在第二凹槽正上方形成第三凹槽，可以使得第三凹槽的宽度小于同一方向的第二凹槽的宽度，垂直刻蚀所述第三硬掩模层、所述第二硬掩模层以及所述导电材料层时，不需要掩模，剩余导电材料层中的第四凹槽的宽度可以小于第二凹槽的宽度，因此所形成的浮栅之间的间距相比于第二凹槽的宽度可以减小，有利于减小浮栅之间的线宽。
本发明提供的浮栅存储器，其中浮栅的制作包括上述浮栅的形成方法，用于形成浮栅的导电材料层不需要填充在隔离凹槽中，也不在其表面应用CMP工艺，从而多个浮栅的致密程度和厚度均一性均较好，进一步的，垂直刻蚀隔离结构正上方的导电材料层的过程不需要利用掩模，所得到的第四凹槽的宽度即浮栅之间的间距小于第二凹槽的宽度，从而有利于减小浮栅之间的线宽，并且，所述浮栅存储器的浮栅之间的间距可以小于同一方向的下方隔离结构的宽度。
附图说明
图1是一种浮栅制作方法对多晶硅层进行CMP工艺前的剖面示意图。
图2是一种浮栅制作方法对多晶硅层进行CMP工艺后的剖面示意图。
图3是本发明浮栅的形成方法的流程示意图。
图4a至图4e是本实施例形成隔离结构的剖面示意图。
图5是本实施例的浮栅的形成方法在形成第二凹槽后的剖面示意图。
图6是本实施例的浮栅的形成方法在形成第三凹槽后的剖面示意图。
图7是本实施例的浮栅的形成方法在形成第四凹槽后的剖面示意图。
图8是本实施例的浮栅的形成方法在去除第二硬掩模层后的剖面示意图。
附图标记说明：
100、200-衬底；101-隔离层；10-隔离凹槽；102、203-栅极氧化层；103-多晶硅层；201-垫氧化层；202-第一硬掩模层；210-第一凹槽；211-隔离介质；204-导电材料层；205-第二硬掩模层；220-第二凹槽；206-第三硬掩模层；230-第三凹槽；240-第四凹槽。
具体实施方式
图1是一种浮栅制作方法对多晶硅层进行CMP工艺前的剖面示意图。图2是一种浮栅制作方法对多晶硅层进行CMP工艺后的剖面示意图。
参照图1和图2，其中所涉及的浮栅制作方法包括如下步骤：在衬底100中和衬底100上方形成隔离层101，在衬底100上的隔离层101中形成有隔离凹槽10，在隔离凹槽10形成有栅极氧化层102和位于栅极氧化层102上方的多晶硅层103，在CMP工艺之前(如图1)，多晶硅层103的上表面高于隔离层101的上表面，然后利用CMP工艺使多晶硅层103平坦化并隔离，CMP工艺以隔离层101的上表面为终点，剩余的多晶硅层103即作为浮栅。
参照图2，CMP工艺对于不同图案引起的覆盖面积不同的多晶硅层103的研磨速率并不一致，在多晶硅层103覆盖面积较大区域Ⅰ的研磨速率通常大于在覆盖面积较小区域Ⅱ的研磨速率，从而使得覆盖面积较大区域Ⅰ的剩余的多晶硅层103的厚度小于覆盖面积较小区域Ⅱ的剩余的多晶硅层103，使得所制作的浮栅厚度均一性较差，然而，浮栅型存储器通常是利用控制栅与浮栅的耦合从而控制浮栅中电子的存储或释放，浮栅均一性较差会造成后续在控制栅和浮栅之间的耦合率的均一性较差，还会导致浮栅型存储器的阈值电压分布较宽的问题。另外，CMP工艺还存在对所研磨表面上产生凹陷(dishing)和腐蚀(erosion)的问题，因而经CMP工艺处理后的多晶硅层的厚度均一性和表面状况均较差。
另一方面，上述浮栅制作方法中，剩余的多晶硅层103位于隔离凹槽10内，即所形成的浮栅的宽度受隔离凹槽10的宽度限制，而多条浮栅的间距受隔离层101(或隔离层101下方的隔离结构)的宽度定义，但是，隔离凹槽10和隔离层101的宽度受工艺设备的精度限制，并且，在较窄的隔离凹槽10中填充多晶硅的难度也大，利用上述浮栅制作方法，减小浮栅线宽时的困难较大。
以下结合附图和具体实施例对本发明的浮栅的形成方法和浮栅型存储器作进一步详细说明。根据下面的说明，本发明的优点和特征将更清楚。需说明的是，附图均采用非常简化的形式且均使用非精准的比例，仅用以方便、明晰地辅助说明本发明实施例的目的。
图3是本发明实施例的浮栅的形成方法的流程示意图。参照图3，本发明实施例的浮栅的形成方法包括如下步骤：
S1：提供衬底；
S2：在所述衬底中形成隔离结构；
S3：在所述衬底上依次叠加形成栅极氧化层、导电材料层和第二硬掩模层；
S4：刻蚀所述第二硬掩模层以在所述第二硬掩模层中形成第二凹槽，所述第二凹槽位于所述隔离结构的正上方；
S5：形成第三硬掩模层，所述第三硬掩模层覆盖所述第二凹槽内表面以在所述第二凹槽的正上方形成第三凹槽；
S6：垂直刻蚀所述第三硬掩模层、所述第二硬掩模层以及所述导电材料层，以形成贯穿所述导电材料层的第四凹槽。
可以看出，本发明实施例的浮栅的形成方法经步骤S1至步骤S6形成了贯穿导电材料层的第四凹槽，剩余的导电材料层相互隔离，从而可以作为浮栅型存储器的浮栅，该方法不需要对导电材料层进行CMP工艺，所形成的浮栅具有较好的均一性。以下结合剖面图详细描述本实施例的浮栅的形成方法。
首先，执行步骤S1和步骤S2，提供衬底，在所述衬底中形成隔离结构。图4a至图4e是本发明实施例形成隔离结构的剖面示意图。
参照图4a，首先，在衬底200上依次叠加形成垫氧化层201和第一硬掩模层202。
衬底200的材料可以为硅、锗、硅锗或碳化硅等，也可以是绝缘体上覆硅(SOI)或者绝缘体上覆锗(GOI)，或者还可以为其他的材料，例如砷化镓等Ⅲ、Ⅴ族化合物。衬底200还可以根据设计需求注入一定的掺杂粒子以改变电学参数。
垫氧化层201形成于衬底200的表面上以使后续材料较好的附着在衬底200上，垫氧化层201的材料包括氧化硅，它可以利用热炉管工艺或快速热氧化工艺形成，垫氧化层的厚度约10至优选20至
第一硬掩模层202形成于垫氧化层201上方，第一硬掩模层202的材料包括氮化硅、氮氧化硅、氮化钛或含碳材料。本实施例中，第一硬掩模层202包括500至厚的氮化硅，它可以利用本领域常用的方法(例如化学气相沉积即CVD工艺)形成。
参照图4b，其次，刻蚀第一硬掩模层202、垫氧化层201以及衬底200，以形成贯穿第一硬掩模层202和垫氧化层201、底面位于衬底200内的第一凹槽210。
第一凹槽210用于在衬底200中形成隔离结构，例如浅沟槽隔离结构(即STI)，隔离结构用于对衬底200上的不同区域、各个区域内的相邻阱区进行隔离。
具体的，可以利用形成隔离结构的图形进行曝光显影，进而利用如各向异性干法刻蚀以形成贯穿第一硬掩模层202和垫氧化层201、底面位于衬底200内的第一凹槽210。本实施例中，第一凹槽210的宽度定义为D1，多个第一凹槽210之间的间距通常大于或等于D1，但该间距也可以小于D1，主要根据隔离结构的设计和光刻工艺的精度决定。为了更清楚的说明，本实施例中技术名词“宽度”指的是相应结构在平行于衬底表面方向上的最大距离。
需要说明的是，图4b中的第一凹槽210的尺寸和数量仅为示意，根据设计和工艺需要，在衬底200上可以形成不同形状和间距的第一凹槽。本实施例中的第一硬掩模层、所述垫氧化层以及所述衬底进行干法刻蚀的具体的工艺操作本领域技术人员可以参考现有技术进行。
参照图4c，再其次，在第一凹槽210中填充满隔离介质211。
隔离介质211优选是氧化硅，可选择例如CVD工艺或等离子体沉积工艺在第一凹槽210沉积隔离介质211，然后利用CMP工艺使隔离介质211的上表面与第一硬掩模层202的上表面齐平。
在沉积隔离介质211之前，可以先在第一凹槽210的内部形成沟槽氧化层(未示出)，这样可以对第一凹槽210进行氧化修复，提高隔离介质211的填充效果。沟槽氧化层的形成方法例如是热氧化工艺或沉积工艺，具体的工艺操作本领域技术人员可以参考现有技术进行。
参照图4d，再次，去除填充在第一硬掩模层202中的隔离介质211。
本实施例中，可以将剩余的第一硬掩模层202作为掩模刻蚀隔离介质211，以去除隔离介质211填充于第一硬掩模层202中的部分。刻蚀隔离介质211的方法可以是湿法刻蚀或干法刻蚀，也可以湿法刻蚀和干法刻蚀相结合，具体的工艺操作本领域技术人员可以参考现有技术进行。
在去除填充在第一硬掩模层202中的隔离介质211之后，剩余的隔离介质211的上表面可以与衬底200表面齐平或者高于衬底200表面，优选与垫氧化层201的上表面齐平。
参照图4e，最后，去除剩余的第一硬掩模层202。本实施例中，第一硬掩模层202的材料包括氮化硅，从而可以选择例如磷酸刻蚀溶液的湿法刻蚀将第一硬掩模层202去除。
以上主要是对步骤S1和步骤S2的描述。经过步骤S1～S2，在衬底200填充的隔离介质211可以作为本实施例中的隔离结构。
本实施例中，要形成的浮栅可用在后续形成的浮栅型存储器中，因而，在形成隔离结构之后，可以接着进行阱区的离子注入，本实施例中衬底200例如为P型衬底，所以优选采用离子注入的方式形成N阱区。在本发明的其他实施例中，当衬底为N型时，本领域技术人员可以对阱区的类型作出相应的变化；由于离子注入可能对垫氧化层201造成破坏，优选去除垫氧化层201后再重新形成栅极氧化层，可选择湿法蚀刻的方法去除垫氧化层201。
以下对本实施例的浮栅的形成方法的其他步骤进行说明。在此需要说明的是，上述以及下面即将提到的各层的材料、各层的厚度以及各层的形成方式，仅仅是本发明的实施例的一个例子，在不同的情况中可以采用不同的材料、不同的厚度以及不同的形成方式，这些均不应当构成对本发明的限制。
图5是本实施例的浮栅的形成方法在形成第二凹槽后的剖面示意图。参照图5，步骤S3包括：在衬底200上依次叠加形成栅极氧化层203、导电材料层204和第二硬掩模层205。步骤S4包括：刻蚀第二硬掩模层205以在第二硬掩模层205中形成第二凹槽220，第二凹槽220位于隔离结构的正上方。
栅极氧化层203形成于去除垫氧化层201后的衬底200表面，栅极氧化层203将后续形成的浮栅与衬底200隔离，并且栅极氧化层203还具有隧穿功能，例如，在浮栅型存储器中，通常利用F-N隧道效应(Fower-Nordheim tunneling)，位于浮栅上方的控制栅极与漏极在强电场的作用下，使浮栅中的电荷获得足够的能量后，穿过栅极氧化层的禁带到达导带，这样电荷可在衬底和浮栅之间移动，继而达到对浮栅型存储器的存储或擦除操作。
本实施例中，栅极氧化层203可以利用热炉管工艺或快速热氧化工艺形成，其厚度约50至具体的工艺操作本领域技术人员可以参考现有技术进行。优选方案中，栅极氧化层203的上表面可以略低于隔离介质211的上表面，以便使相邻存储单元的栅极氧化层203隔离。
导电材料层204形成于栅极氧化层203表面，导电材料层204的材料可包括多晶硅，导电材料层204可采用本领域常用的沉积方法(例如CVD工艺)形成，厚度例如为至导电材料层204也可以包括掺杂离子。本实施例中，隔离结构先于导电材料层204形成，导电材料层204覆盖于栅极氧化层203表面，导电材料层204的厚度就可以作为要形成的浮栅的厚度，从而免去了CMP工艺作用于导电材料层的步骤，有利于提高浮栅的厚度均一性。
第二硬掩模层205形成于导电材料层204表面，第二硬掩模层205的材料包括氮化硅、氮氧化硅、氮化钛或含碳材料。本实施例中，第二硬掩模层205包括500至厚的氮化硅，它可以利用本领域常用的方法(例如CVD工艺)形成。
形成栅极氧化层203、导电材料层204以及第二硬掩模层205后，接着可进行步骤S4，在隔离结构的正上方刻蚀第二硬掩模层205以形成第二凹槽220。
本实施例中，若要形成的浮栅之间的间距设计值为d，那么步骤S4可以利用比d较大的距离在第二硬掩模层205上的对应位置进行曝光显影以在第二硬掩模层205形成第二凹槽220。这种方法的技术效果在于，由于半导体集成度的不断增加，工艺节点下降，在设计上也有逐步减小浮栅型存储器的浮栅线宽的需求，但是，受工艺设备和条件的限制，要形成的浮栅之间的间距设计值d可能会超出光刻设备的最大分辨能力而难以实现；但是，利用本实施例的方法，具有较小间距设计值d的浮栅可以在比间距d较大的光刻条件下形成，即降低了对光刻设备最大分辨能力的要求以及减小了对光刻精度的依赖。
具体的，可以将第二凹槽220的宽度(或第二凹槽220对应的光刻图形的距离)定义为D2，步骤S4中，形成第二凹槽220所对应的光刻图形距离可以较浮栅之间的间距设计值d大，但结合本实施例浮栅的形成方法，可以得到间距设计值d的浮栅，从而实现利用线宽较大的光刻工艺(或机台)形成线宽较小的浮栅的技术效果。优选方案中，第二凹槽的宽度D2可以大于或等于第一凹槽的宽度D1以便于工艺操作，但不局限于此，D1和D2的数值可以根据浮栅型存储器的设计以及工艺条件确定。
本实施例中，第二凹槽220贯穿第二硬掩模层205，即第二凹槽220底面暴露出了导电材料层204，但本发明不限于此，第二凹槽220的底面也可以仍位于第二硬掩模层205中。
图6是本实施例的浮栅的形成方法在形成第三凹槽后的剖面示意图。参照图6，步骤S5包括：形成第三硬掩模层206，第三硬掩模层206覆盖第二凹槽220内表面以在第二凹槽220的正上方形成第三凹槽230。
本实施例中，第三硬掩模层206可以选用与第二硬掩模层205相同或相似的材料和结构，第三硬掩模层206可采用本领域常用的沉积方法(例如CVD工艺)覆盖在形成有第二凹槽220的衬底200表面，优选方案中，第三硬掩模层206以共形沉积(conformal coating)的方式覆盖第二凹槽220的内表面以及第二硬掩模层205的上表面，从而在第二凹槽220的正上方形成第三凹槽230。具体的，第三硬掩模层206可以是包括300至厚度的氮化硅，较佳地，第三硬掩模层206的厚度小于第二硬掩模层205的厚度，以避免在第二凹槽220的正上方所形成的第三凹槽230过浅，不利于后续对导电材料层204的刻蚀。
由于第三硬掩模层206覆盖了第二凹槽220的内表面，因而可以缩小第二凹槽220的宽度，清楚起见，将第三凹槽230的宽度定义为D3，并且本领域技术人员容易理解，第三凹槽230的宽度D3小于第二凹槽220的宽度D2。
图7是本实施例的浮栅的形成方法在形成第四凹槽后的剖面示意图。参照图7，步骤S6包括：垂直刻蚀第三硬掩模层206、第二硬掩模层205以及导电材料层204，以形成贯穿导电材料层204的第四凹槽240。
具体的，可以采用各向异性干法刻蚀以垂直刻蚀第三硬掩模层206、第二硬掩模层205以及导电材料层204。步骤S6的垂直刻蚀过程可以不使用掩模进行，具体可以先利用第一种工艺气体刻蚀第三硬掩模层206和第二硬掩模层205(本实施例中二者包括同种材料)，由于第三凹槽230位于第三硬掩模层206中，因而第三凹槽230区域的第三硬掩模层206和第二硬掩模层205(若有)早于其他区域的第三硬掩模层206和第二硬掩模层205刻完，然后可以换用第二种工艺气体刻蚀导电材料层204直至形成贯穿导电材料层204的第四凹槽240。该垂直刻蚀过程可以采用目前常用的刻蚀气体例如HBr、Cl2、SF6、O2、N2、NF3、Ar、He、CFx组成的组中的一种或多种作为刻蚀气体，并通过对刻蚀过程中激发功率、偏置电压、刻蚀气体压力、流量等参数的控制完成贯穿导电材料层204的刻蚀过程，最终形成第四凹槽240。针对导电材料层204的垂直刻蚀工艺优选对第三硬掩模层206和/或第二硬掩模层205的刻蚀选择比较高的工艺条件，以避免或减小对第四凹槽240以外的导电材料层204的刻蚀。
第四凹槽240贯穿导电材料层204，即经过步骤S6，剩余的导电材料层204互相隔断，从而可以作为本实施例要形成的浮栅。由于步骤S6中的垂直刻蚀使得第三凹槽230下方的导电材料层204最先暴露出，然后进行针对导电材料层204的刻蚀从而形成了第四凹槽240，因而第四凹槽240的宽度与第三凹槽230的宽度接近，在理想条件下，第四凹槽240的宽度与第三凹槽230的宽度相同，即所形成的浮栅之间的距离约等于第三凹槽230的宽度D3，而根据上文可知，第三凹槽230的宽度D3小于第二凹槽220的宽度D2。因此，本实施例在不需要降低光刻设备的精度的条件下，得到与所利用的光刻间距(即第二凹槽220的宽度D2)相比，距离更近的浮栅，有利于满足浮栅工艺的精细化要求，实现浮栅型存储器的小型化。
本领域技术人员容易理解，由于第三凹槽230内的第三硬掩模层206和第二硬掩模层205(若有)先刻蚀完全，接着刻蚀导电材料层204，在形成第四凹槽240之后，在其他区域仍然剩余第二硬掩模层205以及可能残余在第二硬掩模层205侧面的第三硬掩模层206。本实施例的浮栅的形成方法还可包括在形成第四凹槽240之后去除第二硬掩模层205的步骤。
图8是本实施例的浮栅的形成方法在去除第二硬掩模层205后的剖面示意图。参照图8，去除第二硬掩模层205的方法例如是利用磷酸刻蚀液的湿法刻蚀。在第二硬掩模层205侧面残余的第三硬掩模层206也可以利用同一湿法刻蚀工艺去除。
剩余的导电材料层204构成本实施例所形成的浮栅，所述浮栅以间隔排列，其间距为第三凹槽的宽度D3。由于第三凹槽的宽度D3小于第二凹槽的宽度D2，而第二凹槽的宽度D2可以大于或等于隔离结构的宽度D1，因而利用本实施例的方法，所形成的浮栅之间的间距并不受隔离结构的限制，并且，利用本实施例的方法，可以得到相比对应光刻图形的宽度减小的浮栅间距，即有利于减小浮栅之间的线宽。
在利用本实施例的浮栅的形成方法形成浮栅之后，可以继续在浮栅表面依次形成极间介质层和控制栅，以及在浮栅两侧的衬底200上可形成源漏区等步骤，从而形成浮栅型存储器。具体的工艺操作本领域技术人员可以参考现有技术进行。
本实施例还包括一种浮栅型存储器，参照图8，该浮栅型存储器包括浮栅，并且，浮栅的制作包括上述浮栅的形成方法。
具体而言，该浮栅型存储器包括衬底200、设置于衬底200中的隔离结构以及设置于衬底200上的相互隔离的多个浮栅(即图8中的导电材料层204)，上述浮栅的形成方法中，浮栅的厚度由导电材料层204的厚度决定，避免了使用CMP工艺作用在导电材料层204上，从而所形成的浮栅的厚度均一性更好。此外，导电材料层204不是填充在沟槽中形成，浮栅的宽度与第三凹槽的宽度D3有关，而第三凹槽的宽度D3可以小于利用光刻工艺得到的第二凹槽D2的宽度，因而本实施例的浮栅的形成方法有利于减小浮栅之间的线宽。具体实施过程中，当第二凹槽的宽度D2小于或等于同一方向的隔离结构的宽度D1时，所形成的多个浮栅之间的间距(即D3)小于同一方向的隔离结构的宽度D1，从而有利于浮栅型存储器的小型化。
该浮栅型存储器还可以包括在浮栅上方形成的极间介质层和控制栅，以及位于所述浮栅两侧的源漏区。关于极间介质层、控制栅和源漏区的形成方法本领域技术人员可以参考现有技术进行。
该浮栅型存储器可以属于随机存取存储器、动态随机存储存储器、同步随机存取存储器、静态随机存取存储器、只读存储器、可编程逻辑阵列、专用集成电路、掩埋式DRAM和数字射频存储器中的一种或多种。
需要说明的是，本说明书中的实施例采用递进的方式描述，每个部分重点说明的都是与前述部分的不同之处，各个部分之间相同和相似的地方互相参见即可。对于实施例公开的浮栅型存储器而言，由于与实施例公开的浮栅的形成方法相对应，所以描述的比较简单，相关之处参见对浮栅的形成方法的说明即可。
上述描述仅是对本发明较佳实施例的描述，并非对本发明权利范围的任何限定，任何本领域技术人员在不脱离本发明的精神和范围内，都可以利用上述揭示的方法和技术内容对本发明技术方案做出可能的变动和修改，因此，凡是未脱离本发明技术方案的内容，依据本发明的技术实质对以上实施例所作的任何简单修改、等同变化及修饰，均属于本发明技术方案的保护范围。
Claims (10)
1.一种浮栅的形成方法，其特征在于，包括：
提供衬底；
在所述衬底中形成隔离结构；
在所述衬底上依次叠加形成栅极氧化层、导电材料层和第二硬掩模层；
刻蚀所述第二硬掩模层以在所述第二硬掩模层中形成第二凹槽，所述第二凹槽位于所述隔离结构的正上方；
形成第三硬掩模层，所述第三硬掩模层覆盖所述第二凹槽内表面以在所述第二凹槽的正上方形成第三凹槽；以及
垂直刻蚀所述第三硬掩模层、所述第二硬掩模层以及所述导电材料层，以形成贯穿所述导电材料层的第四凹槽。
2.如权利要求1所述的浮栅的形成方法，其特征在于，在形成所述第四凹槽之后，所述浮栅的形成方法还包括：去除剩余的所述第二硬掩模层。
3.如权利要求1所述的浮栅的形成方法，其特征在于，所述第三凹槽的宽度小于所述第二凹槽的宽度。
4.如权利要求1至3任一项所述的浮栅的形成方法，其特征在于，在所述衬底中形成隔离结构的方法包括：
在所述衬底上依次叠加形成垫氧化层和第一硬掩模层；
刻蚀所述第一硬掩模层、所述垫氧化层以及所述衬底，以形成贯穿所述第一硬掩模层和所述垫氧化层并且底面位于所述衬底内的第一凹槽；
在所述第一凹槽中填充满隔离介质；
去除填充在所述第一硬掩模层中的隔离介质；以及
去除剩余的第一硬掩模层。
5.如权利要求4所述的浮栅的形成方法，其特征在于，在所述衬底中形成隔离结构的方法还包括：在形成所述隔离结构之后，去除所述垫氧化层。
6.如权利要求4所述的浮栅的形成方法，其特征在于，所述第四凹槽的宽度小于所述第一凹槽的宽度。
7.如权利要求1所述的浮栅的形成方法，其特征在于，所述垂直刻蚀的方法是各向异性干法刻蚀。
8.一种浮栅型存储器，其特征在于，所述浮栅型存储器包括浮栅，所述浮栅的制作包括如权利要求1至7任一项所述的浮栅的形成方法。
9.如权利要求8所述的浮栅型存储器，其特征在于，所述浮栅型存储器包括衬底、设置于所述衬底中的隔离结构以及设置于所述衬底上的相互隔离的多个浮栅，其中，所述多个浮栅之间的间距小于同一方向的所述隔离结构的宽度。
10.如权利要求8或9所述的浮栅型存储器，其特征在于，所述浮栅型存储器选自随机存取存储器、只读存储器、可编程逻辑阵列、专用集成电路或数字射频存储器。
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