CN104752183A - 浮栅的形成方法 - Google Patents
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Abstract
一种浮栅的形成方法，包括：提供衬底，在所述衬底上形成图案化的掩膜层，以所述图案化的掩膜层为掩膜刻蚀所述衬底，在所述衬底上形成多个沟槽；在所述沟槽内填充介质层，所述介质层与所述掩膜层相平；去除所述掩膜层，在所述高于衬底的介质层周围形成侧墙；形成浮栅介质层，覆盖衬底表面；在所述浮栅介质层上形成浮栅。在所述高于衬底的介质层周围形成侧墙，侧墙的厚度弥补了介质层在宽度方向上损失的尺寸，侧墙与介质层共同作为后续的两个相邻的浮栅之间的隔离，从而防止后续形成的两个浮栅之间的距离太近，避免了浮栅与浮栅之间的相互干扰，进而提高了后续形成的器件的性能。
Description
技术领域
本发明涉及半导体领域，尤其涉及一种浮栅的形成方法。
背景技术
一般来讲，半导体存储器分为易失性存储器和非易失性存储器，易失性存储器易于在断电时丢失其数据，而非易失性存储器即使在供电中断后仍能保持片内信息。
非易失存储器包括电可编程只读存储器（EPROM）、电可擦除编程只读存储器（EEPROM）和快闪存储器（Flash memory）。与其他的非易失性存储器相比，闪存具有存储数据的非易失性、低功耗、集成度高、较快的存取速度、易于擦除和重写以及低成本等特性。因此，被广泛的应用于各个领域。如嵌入式系统、PC及外设、电信交换机、蜂窝电话、网络互连设备、语言、图像、数据存储类产品等等。典型的快闪存储器是以掺杂多晶硅制作浮栅（Flaoting Gate）与控制栅（Control Gate）。浮栅用于存储数据，控制栅与字线相连，用于控制浮栅。
图1至图6是现有技术中浮栅的形成方法的剖面结构示意图。
参考图1，提供半导体衬底10，在所述衬底10上形成图案化的氮化硅层11，以所述图案化的氮化硅层为掩膜刻蚀所述衬底10形成沟槽12。
参考图2，形成填满所述沟槽12并覆盖所述氮化硅层11的氧化层13。接着，对所述氧化层13抛光直至露出所述氮化硅层11，形成浅沟槽隔离结构。
参考图3，湿法腐蚀去除氮化硅层11形成开口14。
参考图4，在所述开口14底部形成浮栅氧化层15。
参考图5，形成多晶硅层16’，覆盖所述浮栅氧化层15。
参考图6，对所述多晶硅层16’（参考图5）进行抛光操作并且停止于所述氧化层13上，形成浮栅16。
采用现有技术的方法形成的存储器件的性能不好。
发明内容
本发明解决的问题是采用现有技术的方法形成的存储器件的性能不好。
为解决上述问题，本发明提供一种浮栅的形成方法，包括：
提供衬底，在所述衬底上形成图案化的掩膜层，以所述图案化的掩膜层为掩膜刻蚀所述衬底，在所述衬底上形成多个沟槽；
在所述沟槽内填充介质层，所述介质层与所述掩膜层相平；
去除所述掩膜层，在所述高于衬底的介质层周围形成侧墙；
形成浮栅介质层，覆盖衬底表面；
在所述浮栅介质层上形成浮栅。
可选的，所述介质层的材料为氧化硅，所述侧墙的材料为氧化硅或多晶硅。
可选的，所述侧墙的材料为多晶硅，在所述衬底上形成图案化的掩膜层之前，还包括：在所述衬底上形成缓解应力层。
可选的，形成侧墙的步骤之后，形成浮栅介质层的步骤之前，还包括：去除所述缓解应力层。
可选的，去除所述缓解应力层的步骤之后，形成浮栅介质层的步骤之前，还包括：在所述衬底上形成牺牲介质层。
可选的，在所述衬底上形成牺牲介质层之后，形成浮栅介质层的步骤之前，还包括：去除所述牺牲介质层。
可选的，所述侧墙的厚度为30埃～100埃。
可选的，所述掩膜层的材料为氮化硅，去除所述掩膜层的方法为采用磷酸湿法腐蚀。
可选的，所述缓解应力层的材料为氧化硅，去除所述缓解应力层的方法为采用氢氟酸湿法腐蚀。
可选的，所述牺牲介质层的材料为氧化硅，去除所述牺牲介质层的方法为采用氢氟酸湿法腐蚀。
可选的，所述浮栅介质层的材料为氧化硅。
可选的，形成所述氧化硅的方法为高温炉管氧化。
与现有技术相比，本发明的技术方案具有以下优点：
本发明中，去除所述掩膜层，高于所述衬底的介质层在宽度方向上的尺寸有所减小，在所述高于衬底的介质层周围形成侧墙，侧墙的厚度弥补了介质层在宽度方向上损失的尺寸，侧墙与介质层共同作为后续的两个相邻的浮栅之间的隔离，从而防止后续形成的两个浮栅之间的距离太近，避免了浮栅与浮栅之间的相互串扰，进而提高了后续形成的器件的性能。
附图说明
图1～图6是现有技术中的形成浮栅工艺过程的剖面结构示意图；
图7～图15是本发明具体实施例中的浮栅工艺过程的剖面结构示意图。
具体实施方式
本发明解决的问题是采用现有技术的方法形成存储器件的性能不好的原因如下：
参考图2，高于衬底的氧化层13的宽度为W。参考图3，湿法腐蚀去除氮化硅层11形成开口14的过程中，高于衬底的氧化层13在宽度方向上也会被腐蚀，因此，高于衬底10的氧化层13的宽度有所减小。而高于衬底10的氧化层13是后续形成的浮栅之间的隔离层。因此，采用现有技术的方法形成的两个相邻的浮栅间的距离太近，容易产生浮栅之间的串扰问题（FG to FGcross talk issue），因此，采用现有技术的方法形成的存储器件的性能不好。
因此，本发明提供了一种浮栅的形成方法，采用本发明的方法形成的浮栅能够保证两个相邻浮栅间的距离，从而防止浮栅之间产生串扰的问题。
为使本发明的上述目的、特征和优点能够更为明显易懂，下面结合附图对本发明的具体实施例做详细的说明。
首先，参考图7，执行步骤S11，提供衬底20，在所述衬底20上形成图案化的掩膜层22，以所述图案化的掩膜层22为掩膜刻蚀所述衬底20，在所述衬底20上形成多个沟槽23。
具体为：在衬底20上形成缓解应力层21和覆盖所述缓解应力层21的掩膜层。本实施例中，掩膜层的材料为氮化硅，缓解应力层21的材料为氧化硅。缓解应力层21的作用为缓解氮化硅层对衬底20施加的应力，防止衬底20受损。本实施例中，形成缓解应力层21的具体形成工艺为高温炉管氧化。其中，氧化气体包括氧气，氧化温度为800～1000℃。生成的缓解应力层21的厚度为90埃～130埃。缓解应力层21如果太薄，起不到缓解应力的作用；缓解应力层21如果太厚，后续去除缓解应力层时，高于衬底的介质层在宽度方向上会损失太多。其他实施例中，在掩膜层和衬底之间也可以没有缓解应力层，也能实施本发明。
在掩膜层上形成图案化的光刻胶（图未示），定义后续在衬底上形成沟槽23的位置和分布，以所述图案化的光刻胶为掩膜刻蚀掩膜层形成图案化的掩膜层22。接着，以图案化的掩膜层22为掩膜刻蚀缓解应力层21和衬底20，形成多个沟槽23。
接着，参考图8，执行步骤S12，在所述沟槽23内填充介质层24，所述介质层24与所述掩膜层22相平。
本实施例中，介质层24的材料为氧化硅。形成上述介质层24的方法如下：沉积介质材料层，填充满沟槽23并且覆盖图案化的掩膜层22，然后采用化学机械研磨的方法将高于图案化的掩膜层22的介质材料层去除，形成介质层24。沟槽23为浅沟槽隔离结构。其中介质材料层的形成方法具体可以为高密度等离子体（HDP，high density plasma）化学气相沉积或者是高纵深比填沟工艺（HARP，high aspect ratio process）。采用上述两种方法填充能力较强，形成的介质层的隔离效果比较好。当然，介质层的形成方法也可以是本领域技术人员熟知的其他沉积工艺也属于本发明的保护范围。
接着，参考图9，执行步骤S13，去除所述掩膜层22（参考图8），在所述高于衬底的介质层24周围形成侧墙26。
本实施例中，去除图案化的掩膜层22的方法为湿法腐蚀。湿法腐蚀剂为磷酸溶液。去除图案化的掩膜层22后，形成开口25，开口25的底部为缓解应力层21。
由于去除氮化硅的湿法腐蚀剂对介质层24或多或少都有腐蚀，因此，去除图案化的掩膜层22后，高于缓解应力层21的介质层24在宽度方向上尺寸W（参考图8）有所减小。
形成侧墙26的方法具体如下：形成覆盖开口25的底部、侧壁和介质层24顶部的侧墙的材料层，采用等离子体干法刻蚀的方法去除覆盖开口25底部和介质层24顶部的侧墙的材料层，在高于缓解应力层21的介质层24的周围形成侧墙26。本实施例中，侧墙26的材料层为多晶硅。该多晶硅为不掺杂的多晶硅。形成该侧墙26的材料层的工艺为高温炉管氧化。其中氧化温度为500～700℃,氧化过程中施加的压力0.5～1Torr，氧化气体为SiH4。所述等离子体干法刻蚀的主要刻蚀气体包括CF4和Cl2的混合气体，或者包括CF4、Cl2和HBr的混合气体。该等离子体干法刻蚀停止在缓解应力层21上。
侧墙26的厚度弥补了高于缓解应力层21的介质层24在宽度方向上的损失的尺寸，侧墙26与高于缓解应力层21的介质层24共同作为后续的两个相邻的浮栅之间的隔离，从而防止后续形成的两个浮栅之间的距离太近，避免了浮栅与浮栅之间的电压干扰，进而提高了后续形成的器件的性能。
参考图10，形成侧墙26后，去除缓解应力层21（参考图9）。本实施例中，去除缓解应力层21的方法为湿法腐蚀，湿法腐蚀剂为氢氟酸。去除缓解应力层21后，与缓解应力层相邻的介质层24也会被部分腐蚀去除，从而暴露出衬底20的顶部尖角处201。但是，材料为多晶硅的侧墙26保护被其包围的介质层24没有被氢氟酸腐蚀，从而使高于缓解应力层21的介质层24在宽度方向的尺寸不会减小，进而保证了后续形成的浮栅之间的距离。
接着，参考图11，去除缓解应力层21后，在衬底表面形成牺牲介质层27。牺牲介质层27的作用为：（1）后续对衬底进行整个存储单元的离子注入时，牺牲介质层作为该离子注入的阻挡层保护衬底不受损伤。（2）相对于衬底的其他位置，沟道中的电子非常容易从衬底的顶部尖角处201（参考图10）迁移，因此，在衬底的顶部尖角处201容易产生漏电。对衬底20的顶部尖角处201进行圆化处理，防止沟道中的电子从衬底20的顶部尖角处201迁移，产生漏电。
本实施例中，牺牲介质层27的材料为氧化硅。形成牺牲介质层27的方法为高温炉管氧化。其中，氧化温度为800～1000℃，氧化气体为氧气，形成的牺牲介质层27的厚度为50埃～150埃。牺牲介质层27如果太薄，无法阻挡整个存储单元的离子注入，从而不能有效的保护衬底；牺牲介质层27的厚度太厚，衬底的顶部尖角处201会被过分圆化处理，衬底20内的有源区的有效面积与后续形成的浮栅相对的面积会减少，从而影响电子迁入浮栅或迁出浮栅的速率。
需要说明的是，参考图11，采用炉管氧化的方法在衬底表面形成牺牲介质层27时，氧气同样会与侧墙26外侧的多晶硅进行反应生成氧化硅，因此，由外至里的部分侧墙26被氧化成氧化硅，与介质层24的材料相同。
形成牺牲介质层27后，对衬底进行整个存储单元的离子注入。所述离子注入为本领域技术人员熟知技术，在此不再赘述。牺牲介质层27会在所述离子注入的过程中严重受损，无法达到浮栅介质层的要求。因此需要去除牺牲介质层27。
参考图12，去除牺牲介质层27（参考图11），方法仍然为湿法腐蚀，湿法腐蚀剂为氢氟酸。去除牺牲介质层27的同时，与牺牲介质层27相邻的介质层24也会被部分去除，侧墙26的外侧被氧化成氧化硅的部分也被去除。此时，衬底20中被圆化的顶部尖角处201再次露出。但是，材料为多晶硅的侧墙26仍然保护被其包围的介质层24没有被氢氟酸腐蚀，从而使高于缓解应力层21的介质层24在宽度方向的尺寸不会减小，进而进一步保证了后续形成的浮栅之间的距离。
接着，参考图13，执行步骤S14，形成浮栅介质层28，覆盖衬底20表面。
本实施例中，浮栅介质层28的材料为氧化硅。形成浮栅介质层28的方法为高温炉管氧化，其中氧化温度为800～1000℃，氧化气体为氧气。之所以采用炉管氧化的方法，原因如下：（1）采用炉管氧化的方法形成的浮栅氧化层比较致密，有利于提高浮栅中电子的储存能力和提高后续形成的存储器件的耐压性。（2）采用炉管氧化的方法会继续圆化衬底20中的顶部尖角处201，进一步减小漏电流的产生。（3）采用炉管氧化的氧气会进一步使得侧墙26中的多晶硅氧化成氧化硅。当浮栅介质层28形成后，侧墙26已经全部被氧化为氧化硅。
浮栅介质层28的厚度为80～120埃。浮栅介质层28如果太薄，存储电子容易从穿过浮栅介质层，从而使得浮栅无法存储较多的电子；浮栅介质层28如果太厚，电子需要更大的电压才能迁移至后续形成的浮栅。
需要说明的是，本实施例中，侧墙26的厚度为30～100埃。侧墙26如果太厚，形成浮栅介质层28之后，侧墙26不能被完全氧化形成氧化硅，这样侧墙26内部会有硅残留，影响后续形成的存储器的性能。侧墙26如果太薄，相继去除缓解应力层和牺牲介质层时，对高于衬底的介质层24仍然起不到保护作用，还会使高于衬底的介质层24在宽度方向的尺寸有很大的减小，最终会使后续形成的浮栅之间的距离很近。
本实施例中，先形成多晶硅侧墙，炉管氧化的条件不仅形成了牺牲介质层和浮栅介质层，同时也使多晶硅侧墙氧化成氧化硅侧墙，一起与介质层作为后续形成的浮栅之间的隔离层。因此，本实施例中，采用多晶硅侧墙来弥补介质层在宽度方向的尺寸时，并没有增加额外的工艺成本，而且在去除缓解应力层和牺牲介质层时，保护高于衬底的介质层在宽度方向上的尺寸不受损失。
其他实施例中，侧墙的材料也可以为掺杂的多晶硅。采用炉管氧化的方法形成牺牲介质层、浮栅介质层时，侧墙氧化形成氧化硅的速度会加快。其中，形成侧墙的材料层的工艺的氧化气体为SiH4和PH3的混合气体。
接着，参考图14和图15，执行步骤S15，在所述浮栅介质层28上形成浮栅29。
浮栅29的材料是多晶硅。形成浮栅的具体方法如下：参考图14，沉积浮栅材料层29’，覆盖浮栅介质层28和介质层24。接着，采用的化学机械研磨的方法使得浮栅材料层29’与介质层24表面相平，形成浮栅29。具体工艺为本领域技术人员熟知技术，在此不再赘述。
其他实施例中，如果在衬底上不形成牺牲介质层也能实施本发明，。
其他实施例中，如果没有缓解应力层和牺牲介质层，所述侧墙是氧化硅材料，也属于本发明的保护范围。
虽然本发明披露如上，但本发明并非限定于此。任何本领域技术人员，在不脱离本发明的精神和范围内，均可作各种更动与修改，因此本发明的保护范围应当以权利要求所限定的范围为准。
Claims (12)
1.一种浮栅的形成方法，其特征在于，包括：
提供衬底，在所述衬底上形成图案化的掩膜层，以所述图案化的掩膜层为掩膜刻蚀所述衬底，在所述衬底上形成多个沟槽；
在所述沟槽内填充介质层，所述介质层与所述掩膜层相平；
去除所述掩膜层，在所述高于衬底的介质层周围形成侧墙；
形成浮栅介质层，覆盖衬底表面；
在所述浮栅介质层上形成浮栅。
2.如权利要求1所述的形成方法，其特征在于，所述介质层的材料为氧化硅，所述侧墙的材料为氧化硅或多晶硅。
3.如权利要求2所述的形成方法，其特征在于，所述侧墙的材料为多晶硅，在所述衬底上形成图案化的掩膜层之前，还包括：在所述衬底上形成缓解应力层。
4.如权利要求3所述的形成方法，其特征在于，形成侧墙的步骤之后，形成浮栅介质层的步骤之前，还包括：去除所述缓解应力层。
5.如权利要求4所述的形成方法，其特征在于，去除所述缓解应力层的步骤之后，形成浮栅介质层的步骤之前，还包括：在所述衬底上形成牺牲介质层。
6.如权利要求5所述的形成方法，其特征在于，在所述衬底上形成牺牲介质层之后，形成浮栅介质层的步骤之前，还包括：去除所述牺牲介质层。
7.如权利要求1所述的形成方法，其特征在于，所述侧墙的厚度为30埃～100埃。
8.如权利要求1所述的形成方法，其特征在于，所述掩膜层的材料为氮化硅，去除所述掩膜层的方法为采用磷酸湿法腐蚀。
9.如权利要求4所述的形成方法，其特征在于，所述缓解应力层的材料为氧化硅，去除所述缓解应力层的方法为采用氢氟酸湿法腐蚀。
10.如权利要求6所述的形成方法，其特征在于，所述牺牲介质层的材料为氧化硅，去除所述牺牲介质层的方法为采用氢氟酸湿法腐蚀。
11.如权利要求1所述的形成方法，其特征在于，所述浮栅介质层的材料为氧化硅。
12.如权利要求9或10或11所述的形成方法，其特征在于，形成所述氧化硅的方法为高温炉管氧化。
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Citations (4)
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|---|---|---|---|---|
| US6348389B1 (en) * | 1999-03-11 | 2002-02-19 | Taiwan Semiconductor Manufacturing Company | Method of forming and etching a resist protect oxide layer including end-point etch |
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| CN101281911A (zh) * | 2007-04-04 | 2008-10-08 | 三星电子株式会社 | 非易失性半导体存储装置及其制造方法 |
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Patent Citations (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6348389B1 (en) * | 1999-03-11 | 2002-02-19 | Taiwan Semiconductor Manufacturing Company | Method of forming and etching a resist protect oxide layer including end-point etch |
| CN101005049A (zh) * | 2006-01-19 | 2007-07-25 | 力晶半导体股份有限公司 | 非挥发性存储器与浮置栅极层的制造方法 |
| CN101281911A (zh) * | 2007-04-04 | 2008-10-08 | 三星电子株式会社 | 非易失性半导体存储装置及其制造方法 |
| CN102005375A (zh) * | 2009-09-02 | 2011-04-06 | 中芯国际集成电路制造(上海)有限公司 | 构造浮栅的方法 |
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| CN105742171A (zh) * | 2016-03-03 | 2016-07-06 | 上海格易电子有限公司 | 一种浮栅及其制备方法 |
| CN105742171B (zh) * | 2016-03-03 | 2018-09-28 | 上海格易电子有限公司 | 一种浮栅及其制备方法 |
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