CN101174576A - 隔离结构的制造方法 - Google Patents
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Abstract
本发明公开了一种隔离结构的制造方法，包括提供基底，基底上设置有介电层与导体层，导体层位于介电层上，且导体层、介电层与基底中设置有隔离层。移除部分隔离层，使隔离层的顶面低于导体层顶面但高于导体层底面。然后，于导体层侧壁形成间隙壁。之后以间隙壁为掩模，移除部分隔离层而形成隔离结构，隔离结构顶部具有凹陷，且隔离结构覆盖住导体层与介电层交界的转角处。接着于形成隔离结构之后，移除间隙壁。
Description
技术领域
本发明是有关于一种半导体结构的制造方法，且特别是有关于一种隔离结构的制造方法。
背景技术
在各种非易失性存储器产品中，具有可进行多次数据的存入、读取、擦除等动作，且存入的数据在断电后也不会消失的优点的可电擦除可编程只读存储器(EEPROM)，已成为个人电脑和电子设备所广泛采用的一种非易失性存储器。
典型的可电擦除可编程只读存储器以掺杂的多晶硅制作浮置栅极(floating gate)与控制栅极(control gate)。一般来说，浮置栅极与控制栅极之间的栅极耦合率(gate-coupling ratio，GCR)愈大，其操作所需的工作电压将愈低，而存储器的操作速度与效率会随之提升。由于栅极耦合率是指浮置栅极、控制栅极之间的电容值与存储器总电容值的比率，因此，增加浮置栅极与控制栅极之间的等效电容面积，将有助于增加栅极耦合率。
然而在集成电路持续追求高集成度的趋势下，存储器每一个单元所占的面积却因而必须缩减，元件的线宽同样随之缩小。如此一来，浮置栅极与控制栅极之间的栅极耦合率也会跟着下降，非易失性存储器所需的操作电压将会被迫提高。这对于将非易失性存储器应用在低耗能需求的可携式电子产品领域，相当地不利。
此外，由于每个单元之间的距离缩短，因此，在操作选定的单元的时候，容易导致选定单元的浮置栅极与周围其他单元的浮置栅极产生耦合效应，使得选定单元的起始电压差值提高改变，很容易导致操作上的可靠度下降，影响元件的效能。
发明内容
有鉴于此，本发明的一个目的在于提供一种隔离结构的制造方法，可以降低选定单元的浮置栅极与周围单元的浮置栅极所产生的耦合效应。
本发明的再一目的是提供一种隔离结构的制造方法，可以提高单元的栅极耦合率。
本发明提出一种隔离结构的制造方法，包括提供基底，基底上设置有介电层与导体层，导体层位于介电层上，且导体层、介电层与基底中设置有隔离层。移除部分隔离层，使隔离层的顶面低于导体层顶面但高于导体层底面。然后，于导体层侧壁形成间隙壁。之后以间隙壁为掩模，移除部分隔离层，形成隔离结构，隔离结构顶部具有凹陷，且隔离结构覆盖住导体层与介电层交界的转角处。接着于形成隔离结构之后，移除间隙壁。
上述隔离结构的制造方法中，凹陷可以是圆弧状凹陷。
上述隔离结构的制造方法中，以间隙壁为掩模，移除部分隔离层的方法包括湿式蚀刻法。
上述隔离结构的制造方法中，移除间隙壁的方法包括干式蚀刻法或湿式蚀刻法。
上述隔离结构的制造方法中，间隙壁的形成方法包括先于基底上形成间隙壁材料层，然后移除部分间隙壁材料层，留下位于导体层侧壁的间隙壁材料层。
上述隔离结构的制造方法中，移除部分间隙壁材料层的方法包括干式蚀刻法。
上述隔离结构的制造方法中，间隙壁的材质包括氮化硅。隔离层的材质包括氧化硅。导体层的材质包括掺杂多晶硅。
上述隔离结构的制造方法，适用于非易失性存储器的工艺，其中的导体层为非易失性存储器的浮置栅极。
本发明提出另一种隔离结构的制造方法，包括提供基底，基底上设置有介电层与导体层，导体层位于介电层上，且导体层、介电层与基底中设置有隔离层。接着，移除部分隔离层，使隔离层的顶面低于导体层顶面但高于导体层底面。之后，于基底上形成间隙壁材料层。继而移除部分间隙壁材料层，形成位于导体层侧壁的间隙壁。然后，至少移除部分隔离层，形成隔离结构，隔离结构顶部具有凹陷，且隔离结构覆盖住导体层与介电层交界的转角处。
上述隔离结构的制造方法中，凹陷可以是圆弧状凹陷。
上述隔离结构的制造方法中，间隙壁与隔离层具有不同的蚀刻选择比。
上述隔离结构的制造方法中，还包括以间隙壁为掩模，移除部分隔离层。而以间隙壁为掩模，移除部分隔离层的方法包括湿式蚀刻法。
上述隔离结构的制造方法中，还包括于形成隔离结构之后，移除间隙壁。
上述隔离结构的制造方法中，间隙壁的材质包括氮化硅。
上述隔离结构的制造方法中，间隙壁与隔离层具有约略相同的蚀刻选择比。
上述隔离结构的制造方法中，还包括于形成隔离结构的步骤中，同时移除间隙壁与部分隔离层。
上述隔离结构的制造方法中，同时移除间隙壁与部分隔离层的方法包括湿式蚀刻法。
上述隔离结构的制造方法中，形成间隙壁材料层的方法包括以四乙基硅酸酯(TEOS)为气体源，进行化学气相沉积法。
上述隔离结构的制造方法中，移除部分间隙壁材料层，形成间隙壁的方法包括干式蚀刻法。
上述隔离结构的制造方法中，隔离层的材质包括氧化硅。导体层的材质包括掺杂多晶硅。
上述隔离结构的制造方法，适用于非易失性存储器的工艺，其中导体层为非易失性存储器的浮置栅极。
本发明提出的隔离结构的制造方法，由于移除了部分隔离层，因此可以加大浮置栅极与后续形成的控制栅极之间的等效电容面积，进而提高栅极耦合率，以降低存储器的操作电压。此外，由于降低了相邻浮置栅极之间的隔离结构高度，还可以减轻浮置栅极之间的耦合效应，缩小单元的起始电压差值，进一步提高存储器的可靠度与整体效能。
为让本发明的上述和其他目的、特征和优点能更明显易懂，下文特举实施例，并配合所附图式，作详细说明如下。
附图说明
图1A至图1D是绘示本发明实施例的一种隔离结构的制造流程剖面图。
图2A至图2C是绘示本发明另一实施例的一种隔离结构的制造流程剖面图。
【主要元件符号说明】
100：基底110：介电层115：沟槽
120、120’：隔离层130：导体层
135、135’：间隙壁材料层140、140’：间隙壁
150：隔离结构155：凹陷
A：导体层高度B：导体层裸露出的侧壁高度
D、D’：隔离结构顶面中央与基底顶面的高度差
W、W’：隔离层所移除的厚度
具体实施方式
图1A至图1D是绘示本发明实施例的一种隔离结构的制造方法。
请参照图1A，本实施例所提出的隔离结构的制造方法是应用于非易失性存储器的制造过程，其例如是先提供基底100，于基底100上依序形成一层介电层110与一层掩模层(未绘示)。基底100例如是硅基底。介电层110的材质例如是氧化硅，其形成方法例如是化学气相沉积法。掩模层的材质例如是氮化硅，其形成方法例如是化学气相沉积法。
之后，于掩模层、介电层110与基底100中形成多个沟槽115。沟槽115的形成方法例如是利用微影蚀刻工艺，移除部分掩模层、介电层110与基底100而形成沟槽115。
而后，于沟槽115中填满隔离层120。隔离层120的材质例如是氧化硅，其形成方法例如是先以高密度等离子体化学气相沉积法于基底100上形成一层隔离材料层(未绘示)，并以掩模层为终止层，平坦化隔离材料层以形成的。
然后，移除掩模层，而于隔离层120之间隙填满导体层130。导体层130的材质例如是掺杂多晶硅，其形成方法例如是先于基底100上形成一层共形的导体材料层(未绘示)，之后以隔离层120为终止层，利用化学机械研磨工艺，平坦化导体材料层。
在一实施例中，也可以以其他方法来形成如图1A的结构，例如是先依序形成介电层110、导体材料层与掩模层，然后移除部分掩模层、导体材料层、介电层110与基底100，形成沟槽115。之后再填入隔离层120。而后以导体层130为终止层，移除掩模层与部分隔离层120。当然，上述形成如图1A的结构的方法，还可以依工艺的设计而有不同，上述实施例并非用以限定本发明。
继而，请参照图1B，移除部分隔离层120，使隔离层120的顶面低于导体层130顶面但高于导体层130底面。移除部分隔离层120的方法例如是回蚀刻法，如湿式蚀刻法或干式蚀刻法。在一实施例中，导体层130的厚度A例如是60nm，剩余的隔离层120的顶面与导体层130顶面的高度差W(即隔离层120所移除的厚度W)例如是40nm。隔离层120被移除的厚度可以是利用湿式蚀刻法，依照蚀刻的时间来控制。
之后，在基底100上形成一层共形的间隙壁材料层135。间隙壁材料层135的材质例如是氮化硅、碳化硅、氮碳化硅等，与隔离层120具有不同蚀刻选择比的材质。其形成方法例如是化学气相沉积法。
接着，请参照图1C，移除部分间隙壁材料层135，而形成位于导体层130侧壁的间隙壁140。移除部分间隙壁材料层135的方法例如是干式蚀刻法。
然后，请参照图1D，以间隙壁140为掩模，移除部分隔离层120，形成隔离结构150。移除部分隔离层120的方法例如是湿式蚀刻法或干式蚀刻法，较佳例如是湿式蚀刻法。在一实施例中，湿式蚀刻法可以是选用氢氟酸等蚀刻液，其对于隔离层120的蚀刻速率会远大于间隙壁140或导体层130，还可以避免破坏导体层130，而维持导体层130的高度。
隔离结构150的顶部具有凹陷155，此凹陷155例如是圆弧状的凹陷155，而使得隔离结构150的侧壁会覆盖住导体层130与介电层110交界的转角处。这么一来，也可以避免导体层130(浮置栅极)发生漏电流的问题。
而后，再以干式蚀刻法或湿式蚀刻法移除间隙壁140，裸露出导体层130的侧壁，以便于进行后续非易失性存储器的其他工艺。后续完成非易失性存储器的工艺应为熟知本技术领域者所周知，于此不再赘述。
在一实施例中，上述导体层130的高度A例如是60nm，移除间隙壁140’之后，导体层130裸露出的侧壁高度B例如是40nm，而隔离结构顶面中央与基底100顶面的高度差D例如为10nm。
与习知技术相比，本实施例中由于移除了部分隔离层120，使得高度B得以增加，则浮置栅极(导体层130)与后续形成的控制栅极之间的等效电容面积也会加大，有利于栅极耦合率的提高；而于隔离结构150顶部形成凹陷155，降低高度差D，则可以减轻相邻的浮置栅极之间的耦合效应，缩小单元的起始电压的差值，进而提高存储器的可靠度与整体效能。
再者，由于本实施例所使用的间隙壁材料层135，与隔离层120具有极佳的蚀刻选择比，因此在移除部分隔离层120，形成隔离结构150的步骤中，可以有效地保护导体层130，使导体层130不受侵蚀，而得以维持导体层130(浮置栅极)的高度。
图2A至图2C是绘示依照本发明另一实施例的隔离结构的制造流程剖面图。图2A至图2C是接续于上述图1A的工艺。
请参照图2A，于形成导体层130之后，移除部分隔离层120。移除的方法例如是回蚀刻法，如干式蚀刻法或湿式蚀刻法。而在本实施例中，导体层130的厚度A例如是60nm，剩余的隔离层120’的顶面与导体层130顶面的高度差W’，亦即所移除的隔离层120的厚度W’例如是30nm。而隔离层120被移除的厚度可以利用湿式蚀刻法，依照蚀刻的时间来控制。
之后，在基底100上形成一层共形之间隙壁材料层135’。在本实施例中，间隙壁材料层135’例如是选用氧化硅等，与隔离层120’具有约略相同或相似的蚀刻选择比的材质。在一实施例中，间隙壁材料层135’例如是以四乙基硅酸酯(TEOS)为气体源，进行化学气相沉积工艺所形成的，而所形成的间隙壁材料层的厚度例如是20nm。
继而，请参照图2B，移除部分间隙壁材料层135’，而形成位于导体层130侧壁之间隙壁140’。移除部分间隙壁材料层135’的方法例如是干式蚀刻法。在一实施例中，间隙壁140’的高度例如是30nm，而隔离层120’顶面与基底100顶面的高度差D’例如是30nm。
之后，请参照图2C，利用回蚀刻法移除间隙壁140’与部分隔离层120’，而形成隔离结构150。移除间隙壁140’与部分隔离层120’的方法例如是以氢氟酸为蚀刻液，进行湿式蚀刻法。隔离层120’顶部移除之后，其顶面与基底100顶面的高度差D’也会随之降低。
回蚀刻的结果将于隔离结构150顶部形成凹陷155，此凹陷155可以是呈圆弧状的，而隔离结构150的侧壁会覆盖住导体层130与介电层110交界的转角处。从而得以降低导体层130(浮置栅极)发生漏电流的问题。
在一实施例中，上述导体层130的高度A例如是60nm，导体层130裸露出的侧壁高度B例如是40nm，而隔离结构顶面中央与基底100顶面的高度差D’则为10nm。
在本实施例中，由于间隙壁材料层135’的材质与隔离层120’的材质具有约略相同的蚀刻选择比，因此，于形成隔离结构150的步骤中，可以同时移除部分隔离层120’以及间隙壁140’，而可以省去另行移除间隙壁140’的步骤。
值得一提的是，上述实施例虽然是以非易失性存储器的工艺为例来说明，然其并非用以限定本发明，此种隔离结构的制造方法，当然也可以用在其他半导体工艺中。
综上所述，本发明提出的隔离结构的制造方法，由于移除了部分隔离层，因此可以加大浮置栅极与后续形成的控制栅极之间的等效电容面积，进而提高栅极耦合率，以降低存储器的操作电压。此外，由于凹陷155的形成，降低了浮置栅极与浮置栅极之间的隔离结构高度，还可以减轻浮置栅极之间的耦合效应，缩小单元的起始电压差值，进一步提高存储器的可靠度与整体效能。
虽然本发明已以实施例揭露如上，但是其并非用以限定本发明，任何所属技术领域中具有通常知识者，在不脱离本发明的精神和范围内，当可作些许的更动与润饰，因此本发明的保护范围当以权利要求所界定者为准。
Claims (25)
1.一种隔离结构的制造方法，包括：
提供基底，所述基底上设置有介电层与导体层，所述导体层位于所述介电层上，且所述导体层、介电层与基底中设置有多个隔离层；
移除部分所述隔离层，使所述隔离层的顶面低于所述导体层顶面但高于所述导体层底面；
于所述导体层侧壁形成间隙壁；
以所述间隙壁为掩模，移除部分所述隔离层，形成隔离结构，所述隔离结构顶部具有凹陷，且所述隔离结构覆盖住所述导体层与所述介电层交界的转角处；以及
移除所述间隙壁。
2.如权利要求1的隔离结构的制造方法，其中所述凹陷为圆弧状凹陷。
3.如权利要求1的隔离结构的制造方法，其中以所述间隙壁为掩模，移除部分所述隔离层的方法包括湿式蚀刻法。
4.如权利要求1的隔离结构的制造方法，其中移除所述间隙壁的方法包括干式蚀刻法或湿式蚀刻法。
5.如权利要求1的隔离结构的制造方法，其中所述间隙壁的形成方法包括：
于所述基底上形成间隙壁材料层；以及
移除部分所述间隙壁材料层，留下位于所述导体层侧壁的间隙壁材料层。
6.如权利要求5的隔离结构的制造方法，其中移除部分所述间隙壁材料层的方法包括干式蚀刻法。
7.如权利要求1的隔离结构的制造方法，其中所述间隙壁的材质包括氮化硅。
8.如权利要求1的隔离结构的制造方法，其中所述隔离层的材质包括氧化硅。
9.如权利要求1的隔离结构的制造方法，其中所述导体层的材质包括掺杂多晶硅。
10.如权利要求1的隔离结构的制造方法，适用于非易失性存储器的工艺，其中所述导体层为所述非易失性存储器的浮置栅极。
11.一种隔离结构的制造方法，包括：
提供基底，所述基底上设置有介电层与导体层，所述导体层位于所述介电层上，且所述导体层、介电层与基底中设置有隔离层；
移除部分所述隔离层，使所述隔离层的顶面低于所述导体层顶面但高于所述导体层底面；
于所述基底上形成间隙壁材料层；
移除部分所述间隙壁材料层，形成位于所述导体层侧壁的间隙壁；以及
至少移除部分所述隔离层，形成隔离结构，所述隔离结构顶部具有凹陷，且所述隔离结构覆盖住所述导体层与所述介电层交界的转角处。
12.如权利要求11的隔离结构的制造方法，其中所述凹陷为圆弧状凹陷。
13.如权利要求11的隔离结构的制造方法，其中所述间隙壁与所述隔离层具有不同的蚀刻选择比。
14.如权利要求13的隔离结构的制造方法，还包括以所述间隙壁为掩模，移除部分所述隔离层。
15.如权利要求14的隔离结构的制造方法，其中以所述间隙壁为掩模，移除部分所述隔离层的方法包括湿式蚀刻法。
16.如权利要求14的隔离结构的制造方法，还包括于形成所述隔离结构之后，移除所述间隙壁。
17.如权利要求13的隔离结构的制造方法，其中所述间隙壁的材质包括氮化硅。
18.如权利要求11的隔离结构的制造方法，其中所述间隙壁与所述隔离层具有约略相同的蚀刻选择比。
19.如权利要求18的隔离结构的制造方法，还包括于形成所述隔离结构的步骤中，同时移除所述间隙壁与部分所述隔离层。
20.如权利要求19的隔离结构的制造方法，其中同时移除所述间隙壁与部分所述隔离层的方法包括湿式蚀刻法。
21.如权利要求18的隔离结构的制造方法，其中形成所述间隙壁材料层的方法包括以四乙基硅酸酯为气体源，进行化学气相沉积法。
22.如权利要求11的隔离结构的制造方法，其中移除部分所述间隙壁材料层，形成所述间隙壁的方法包括干式蚀刻法。
23.如权利要求11的隔离结构的制造方法，其中所述隔离层的材质包括氧化硅。
24.如权利要求11的隔离结构的制造方法，其中所述导体层的材质包括掺杂多晶硅。
25.如权利要求11的隔离结构的制造方法，适用于非易失性存储器的工艺，其中所述导体层为所述非易失性存储器的浮置栅极。
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| CN104051346A (zh) * | 2013-03-11 | 2014-09-17 | 中芯国际集成电路制造(上海)有限公司 | 一种闪存存储器的制备方法 |
| CN104157615B (zh) * | 2013-05-15 | 2017-03-22 | 中芯国际集成电路制造(上海)有限公司 | 闪存存储器的制备方法 |
| CN104681481A (zh) * | 2013-11-27 | 2015-06-03 | 中芯国际集成电路制造(上海)有限公司 | 一种半导体器件以及制作半导体器件的方法 |
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