CN100517581C - 用于制造闪存单元的方法 - Google Patents
用于制造闪存单元的方法 Download PDFInfo
- Publication number
- CN100517581C CN100517581C CNB2006101724383A CN200610172438A CN100517581C CN 100517581 C CN100517581 C CN 100517581C CN B2006101724383 A CNB2006101724383 A CN B2006101724383A CN 200610172438 A CN200610172438 A CN 200610172438A CN 100517581 C CN100517581 C CN 100517581C
- Authority
- CN
- China
- Prior art keywords
- photoresist pattern
- coating
- etch
- floating grid
- oxide skin
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired - Fee Related
Links
Images
Classifications
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10B—ELECTRONIC MEMORY DEVICES
- H10B99/00—Subject matter not provided for in other groups of this subclass
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10B—ELECTRONIC MEMORY DEVICES
- H10B41/00—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates
- H10B41/30—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates characterised by the memory core region
Landscapes
- Non-Volatile Memory (AREA)
- Semiconductor Memories (AREA)
Abstract
本发明涉及一种用于制造闪存单元的方法，该闪存单元的浮置栅极和控制栅极由于栅极电容增大而具有增大的耦合比。通过减小用于限定栅极区域的光致抗蚀剂图案中凹槽的宽度，从而增大了栅极的尺寸。通过采用倾斜蚀刻工艺形成光致抗蚀剂图案，从而减小了凹槽的宽度。
Description
本申请要求韩国专利申请No.10-2005-0135335的优先权(2005年12月30日提交)，其全部内容通过参考合并在此。
技术领域
本发明涉及一种用于制造闪存单元的方法，更具体的，涉及一种用于通过简化形成浮置栅极和控制栅极的工艺来制造闪存单元的方法。
背景技术
闪存单元具有与可擦可编程只读存储器(EPROM)及电可擦可编程只读存储器(EEPROM)相似的优点。闪存单元包括形成于硅衬底上的浮置栅极、绝缘层、控制栅极、隧道氧化层以及隔离层。闪存单元还包括形成于硅衬底的露出部分上的源极和漏极区域。闪存单元可以使用一个晶体管电存储和擦除1位。
闪存单元将电荷存储于浮置栅极中，并且该浮置栅极与控制栅极绝缘。通过对控制栅极供电来存储和擦除数据，其中该控制栅极通过绝缘材料耦合到浮置栅极。将通过该绝缘材料从控制栅极传递到浮置栅极的功率比称为耦合比。该耦合比的值与由浮置栅极和控制栅极之间叠置产生的电容成正比。
图1A至图1D是示出制造闪存单元的过程的流程图。
参考图1A，在通过蚀刻半导体衬底100的预定区域而形成沟槽之后，通过将绝缘体埋入该沟槽内的一系列工艺而形成器件隔离层102。在其上形成了器件隔离层102的衬底100的上方依次形成第一氧化物层104、第一多晶硅层106、绝缘层108、以及用于限定浮置栅极的光致抗蚀剂图案110。第一氧化物层104沉积的厚度范围为约90至100
第一多晶硅层106沉积的厚度范围为约950至1050使用例如氮化物层、正硅酸四乙酯(TEOS)等沉积绝缘层108，该绝缘层108的厚度范围为2200
至2300
在沿光致抗蚀剂图案110各向异性地蚀刻绝缘层108之后，通过使用例如Ar、O2等的灰化工艺除去光致抗蚀剂图案110，从而通过图案化的绝缘层108限定浮置栅极区，如图1B所示。
在其上限定了浮置栅极区的半导体衬底100上沉积厚度范围为约740
至760
的诸如TEOS或氮化物层之类的绝缘体，然后通过在所沉积的绝缘体上进行反应离子蚀刻(RIE)，在绝缘层108的图案化的狭槽的侧表面上形成间隔绝缘层112，如图1C所示。
之后，如图1D所示，通过使用绝缘层108和间隔绝缘层112作为掩模，蚀刻第一多晶硅层106和第一氧化物层104以露出器件隔离层102，从而形成浮置栅极106a。之后，通过除去间隔绝缘层112和绝缘层108以及通过在半导体衬底100的上表面上依次沉积第二绝缘层114和第二多晶硅层，从而形成控制栅极116。
因此，为了增大浮置栅极和控制栅极的电容，在通过光刻工艺图案化绝缘体之后，使用绝缘体重复进行图案化工艺以形成精细图案。因此，需要花较长时间进行制造工艺，并且由于难以形成精细图案从而降低了产品的产量。
发明内容
实施例涉及一种用于制造闪存单元的方法，更具体地，涉及一种用于通过简化形成浮置栅极和控制栅极的工艺来制造闪存单元的方法。
实施例涉及一种用于制造闪存单元的方法，其在形成光致抗蚀剂图案之后，通过回流工艺(reflow process)形成精细图案，从而增大栅极的电容。
实施例涉及一种用于制造具有浮置栅极和控制栅极的栅极线的闪存单元的方法，该方法包括以下步骤：在具有器件隔离层的半导体衬底的上方沉积第一氧化物层；在该第一氧化物层的上方沉积第一多晶硅层；在该第一多晶硅层的上方形成浮置栅极光致抗蚀剂图案；通过光致抗蚀剂回流工艺倾斜蚀刻该光致抗蚀剂图案；通过沿被倾斜蚀刻的光致抗蚀剂图案蚀刻该第一多晶硅层和该第一氧化物层以露出该隔离层，从而形成浮置栅极；除去该光致抗蚀剂图案；以及通过在该半导体衬底和该浮置栅极的上方依次沉积第二氧化物层和第二多晶硅层，从而形成控制栅极。
该倾斜蚀刻可以通过反应离子蚀刻(RIE)工艺进行。
该反应离子蚀刻可以在约60mTorr至80mTorr的压力条件下进行。
该反应离子蚀刻可以使用约50W至100W的功率输入进行。
该倾斜蚀刻在被蚀刻的光致抗蚀剂图案内的凹槽中形成倾斜的侧壁，这导致该光致抗蚀剂图案的凹槽的宽度减小。该工艺在该光致抗蚀剂图案中产生的凹槽宽度小于半导体器件制造工艺的临界尺寸。
附图说明
图1A至图1D为示出根据现有技术制造闪存单元的过程的流程图；
图2为示意性地示出根据实施例用于制造闪存单元的反应离子蚀刻设备的图；
图3A至图3D为示出根据实施例制造闪存单元的过程的工艺流程图；以及
图4为根据实施例制造的闪存单元的布局。
具体实施方式
在形成器件隔离层的半导体衬底的上方依次形成第一氧化物层和第一多晶硅层；在半导体衬底的上方形成限定浮置栅极形成区域的光致抗蚀剂图案；通过光致抗蚀剂回流工艺倾斜蚀刻该光致抗蚀剂图案；通过沿被倾斜蚀刻的光致抗蚀剂图案进行蚀刻，从而形成浮置栅极；以及，通过在形成浮置栅极的半导体衬底顶部的上方依次沉积第二氧化物层和第二多晶硅层，从而形成控制栅极。使用该方法，可以容易地实现实施例的目的。
图2为示意性地示出根据实施例用于制造闪存单元的反应离子蚀刻设备的图，其中该反应离子蚀刻设备包括腔体200、反应气体储存装置200a和电源装置200b。腔体200内包括晶片202、用于提升和支持晶片202的晶片基座(wafer chuck)204、以及用于上下移动晶片202的晶片承载器(wafer lift)206。此外，在腔体200的顶部上安装反应气体喷射管202a，以从反应气体储存装置200a供应蚀刻气体。腔体200连接到用于供电的电源装置200b。
通过使用上述反应离子蚀刻设备，在形成器件隔离层的半导体衬底的上方依次形成第一氧化物层、多晶硅层和绝缘层；在倾斜蚀刻该绝缘层之后，通过使用被倾斜蚀刻的绝缘层作为掩模蚀刻该多晶硅层和第一氧化物层，从而形成浮置栅极；在该浮置栅极上形成第二氧化物层；以及在该第二氧化物层上形成控制栅极。
图3A至图3D为示出根据实施例制造闪存单元的过程的工艺流程图。图4为根据实施例制造的闪存单元的布局。现将参考所附的附图描述根据实施例制造闪存单元的方法。
参考图3A，在通过蚀刻半导体衬底300的预定区域而形成沟槽之后，通过进行将绝缘材料埋入沟槽内的一系列工艺而形成器件隔离层302。在器件隔离层302的上方依次形成第一氧化物层304、第一多晶硅层306、以及用于限定浮置栅极的光致抗蚀剂图案308。第一氧化物层304沉积的厚度范围为约90
至100
第一多晶硅层306沉积的厚度范围为约950
至1050所形成的沟槽对应于图4所示的沟槽线402，并且多个沟槽线402沿平行于位线BL的方向形成。
通过光致抗蚀剂回流工艺倾斜蚀刻半导体衬底300的顶部，从而如图3A所示的已图案化和蚀刻的光致抗蚀剂层被重新蚀刻和成形为以下图案：从顶面到侧壁圆滑过渡，并且露出多晶硅层306的凹槽或孔洞更窄，如图3B所示。具有倾斜侧壁的光致抗蚀剂图案308的凹槽和孔洞将被用于蚀刻浮置栅极图案。
这里，使用如图2所示的反应离子蚀刻设备，在约60mTorr至80mTorr的腔体压力以及由电源装置200b供应约50W至100W的功率的条件下，通过反应离子蚀刻(RIE)进行通过光致抗蚀剂回流工艺的倾斜蚀刻。
由于通过上述光致抗蚀剂回流工艺获得的光致抗蚀剂图案308被图案化为更宽的区域，因此，相对于专门通过各向异性蚀刻工艺被图案化的凹槽，绝缘层内凹槽的宽度减小。这是因为凹槽的侧部通过光致抗蚀剂回流工艺形成为倾斜预定角度θ。因此，由于形成了更小的凹槽，从而可以制造特征(feature)小于标准临界尺寸(CD)的半导体器件，例如在具有0.18μm设计规则的0.18μm工艺中形成小于0.18μm的特征。
之后，沿光致抗蚀剂图案308蚀刻第一多晶硅层306和第一氧化物层304，直到露出器件隔离层302。这样形成了浮置栅极306a，如图3C所示。
然后，在除去光致抗蚀剂图案308之后，通过在形成浮置栅极306a的半导体衬底300的整个顶面的上方依次沉积第二氧化物层310和第二多晶硅层，由此形成控制栅极312，如图3D所示。通过该工艺，如图4所示，沿平行于字线WL的方向形成多个栅极线404，并在相邻的器件隔离区302之间形成浮置栅极306a(见图3D)。在浮置栅极306a和器件隔离层302的上方形成控制栅极312。
接着，如图4所示，使用包括浮置栅极306a和控制栅极312的栅极线404作为掩模，通过在半导体衬底300上注入杂质离子而形成源极区域406和漏极区域408。
因此，根据实施例，在制造闪存单元期间，通过用于光致抗蚀剂图案的回流工艺进行倾斜蚀刻工艺，从而依次形成浮置栅极和控制栅极。
如前所述，根据实施例，通过在约60mTorr至80mTorr的腔体压力和约50W至100W的功率的条件下，通过反应离子蚀刻工艺倾斜蚀刻光致抗蚀剂图案。可以简化制造工艺并降低制造成本，同时使用该工艺沿被图案化的光致抗蚀剂图案形成浮置栅极，从而提高了产品的产量。
通过使用该光致抗蚀剂图案作为浮置栅极掩模，可形成半导体器件的特征小于常规临界尺寸(例如0.18μm)的精细图案，其中该光致抗蚀剂图案具有通过光致抗蚀剂回流工艺中的倾斜蚀刻工艺形成的斜坡。因此，可以防止由于复杂制造工艺产生的图案的误差，由此可以改善半导体单元的可靠性。
对本领域的技术人员显而易见的是，可以在所公开的实施例的范围内进行各种修改和变型。因此，所公开的实施例旨在覆盖落入所附的权利要求书及其等同范围内的显而易见的修改和变型。
Claims (7)
1.一种用于制造闪存单元的方法，该方法包括以下步骤：
在具有器件隔离层的半导体衬底的上方沉积第一氧化物层；
在该第一氧化物层的上方沉积第一多晶硅层；
在该第一多晶硅层的上方形成浮置栅极光致抗蚀剂图案；
通过光致抗蚀剂回流工艺，倾斜蚀刻该光致抗蚀剂图案；
通过沿被倾斜蚀刻的光致抗蚀剂图案蚀刻该第一多晶硅层和该第一氧化物层以露出该隔离层，从而形成浮置栅极；
除去该光致抗蚀剂图案；以及
通过在该半导体衬底和该浮置栅极的上方依次沉积第二氧化物层和第二多晶硅层，从而形成控制栅极。
2.如权利要求1所述的方法，其中，所述倾斜蚀刻包括反应离子蚀刻工艺。
3.如权利要求2所述的方法，其中，所述反应离子蚀刻在60mTorr至80mTorr的压力下进行。
4.如权利要求2所述的方法，其中，所述反应离子蚀刻使用50W至100W的功率输入进行。
5.如权利要求1所述的方法，其中，所述倾斜蚀刻在被蚀刻的光致抗蚀剂图案内的凹槽中产生倾斜的侧壁。
6.如权利要求1所述的方法，其中，所述倾斜蚀刻工艺导致该光致抗蚀剂图案的凹槽的宽度减小。
7.如权利要求1所述的方法，其中，所述倾斜蚀刻工艺在该光致抗蚀剂图案中产生的凹槽宽度小于半导体器件制造工艺的临界尺寸。
Applications Claiming Priority (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR1020050135335A KR100661221B1 (ko) | 2005-12-30 | 2005-12-30 | 플래시 메모리의 제조 방법 |
| KR1020050135335 | 2005-12-30 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| CN1992174A CN1992174A (zh) | 2007-07-04 |
| CN100517581C true CN100517581C (zh) | 2009-07-22 |
Family
ID=37815516
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| CNB2006101724383A Expired - Fee Related CN100517581C (zh) | 2005-12-30 | 2006-12-27 | 用于制造闪存单元的方法 |
Country Status (3)
| Country | Link |
|---|---|
| US (1) | US7691705B2 (zh) |
| KR (1) | KR100661221B1 (zh) |
| CN (1) | CN100517581C (zh) |
Families Citing this family (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US8617799B2 (en) * | 2008-09-22 | 2013-12-31 | Api Technologies Corp. | Post arrays and methods of making the same |
| KR20130104540A (ko) * | 2012-03-14 | 2013-09-25 | 에스케이하이닉스 주식회사 | 반도체 메모리 소자의 제조방법 |
Family Cites Families (7)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US4487652A (en) * | 1984-03-30 | 1984-12-11 | Motorola, Inc. | Slope etch of polyimide |
| JP3883706B2 (ja) * | 1998-07-31 | 2007-02-21 | シャープ株式会社 | エッチング方法、及び薄膜トランジスタマトリックス基板の製造方法 |
| US6284637B1 (en) * | 1999-03-29 | 2001-09-04 | Chartered Semiconductor Manufacturing Ltd. | Method to fabricate a floating gate with a sloping sidewall for a flash memory |
| JP2002062665A (ja) * | 2000-08-16 | 2002-02-28 | Koninkl Philips Electronics Nv | 金属膜の製造方法、該金属膜を有する薄膜デバイス、及び該薄膜デバイスを備えた液晶表示装置 |
| US6514868B1 (en) * | 2001-03-26 | 2003-02-04 | Advanced Micro Devices, Inc. | Method of creating a smaller contact using hard mask |
| KR100507703B1 (ko) * | 2003-12-29 | 2005-08-09 | 주식회사 하이닉스반도체 | 플래쉬 메모리소자의 제조방법 |
| JP4524744B2 (ja) * | 2004-04-14 | 2010-08-18 | 日本電気株式会社 | 有機マスクの形成方法及び該有機マスクを利用したパターン形成方法 |
-
2005
- 2005-12-30 KR KR1020050135335A patent/KR100661221B1/ko active IP Right Grant
-
2006
- 2006-12-20 US US11/613,783 patent/US7691705B2/en active Active
- 2006-12-27 CN CNB2006101724383A patent/CN100517581C/zh not_active Expired - Fee Related
Also Published As
| Publication number | Publication date |
|---|---|
| CN1992174A (zh) | 2007-07-04 |
| KR100661221B1 (ko) | 2006-12-22 |
| US20070155095A1 (en) | 2007-07-05 |
| US7691705B2 (en) | 2010-04-06 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| KR100542512B1 (ko) | 반도체 장치 및 그 제조 방법 | |
| US6562681B2 (en) | Nonvolatile memories with floating gate spacers, and methods of fabrication | |
| JP4976977B2 (ja) | 半導体装置の製造方法 | |
| JP2001102467A (ja) | フローティングゲートメモリセルの半導体メモリアレイ、このアレイを形成する自己整合方法、不揮発性メモリセルのアレイを有する半導体装置、及び、複数の半導体素子に接続する複数の行ラインと列ラインを形成する方法 | |
| US7589374B2 (en) | Semiconductor device and related fabrication method | |
| KR102607555B1 (ko) | 반도체 소자 | |
| US6838342B1 (en) | Nonvolatile memory fabrication methods comprising lateral recessing of dielectric sidewalls at substrate isolation regions | |
| JP2009267208A (ja) | 半導体装置及びその製造方法 | |
| CN101989566B (zh) | 半导体器件和闪存器件的制作方法 | |
| US6984559B2 (en) | Method of fabricating a flash memory | |
| CN102364675B (zh) | 一种闪速存储器形成方法 | |
| KR20040060491A (ko) | 엔드형 플래쉬 메모리 소자의 제조방법 | |
| CN100517581C (zh) | 用于制造闪存单元的方法 | |
| US6469340B2 (en) | Flash memory device with an inverted tapered floating gate | |
| KR100655283B1 (ko) | 이이피롬 장치 및 그 제조 방법 | |
| US6893918B1 (en) | Method of fabricating a flash memory | |
| CN111863826B (zh) | 图形化掩膜的制作方法及三维nand存储器的制作方法 | |
| CN100546016C (zh) | 制造半导体器件的方法 | |
| KR100602126B1 (ko) | 플래시 메모리 셀 및 그 제조 방법 | |
| KR101048957B1 (ko) | 낸드 플래쉬 메모리 소자 및 그의 제조 방법 | |
| KR100832024B1 (ko) | 반도체 소자의 절연막 평탄화방법 | |
| KR20030069513A (ko) | 플래시 메모리 장치의 제조방법 | |
| JP4509653B2 (ja) | 不揮発性半導体記憶装置の製造方法 | |
| KR100667649B1 (ko) | 비휘발성 메모리 장치의 제조 방법 | |
| CN101399231B (zh) | 制作快闪存储器的方法 |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| C06 | Publication | ||
| PB01 | Publication | ||
| C10 | Entry into substantive examination | ||
| SE01 | Entry into force of request for substantive examination | ||
| C14 | Grant of patent or utility model | ||
| GR01 | Patent grant | ||
| C17 | Cessation of patent right | ||
| CF01 | Termination of patent right due to non-payment of annual fee |
Granted publication date: 20090722 Termination date: 20131227 |