CN101399231B - 制作快闪存储器的方法 - Google Patents
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Abstract
本发明提供制作快闪存储器的方法，首先提供一半导体基底，然后在半导体基底中制作绝缘浅沟结构，于半导体基底表面形成一浮置栅极介电层。然后依序于半导体基底上沉积一导电层与一研磨缓冲层，再进行一研磨工艺，以绝缘浅沟结构当作停止层而移除部分导电层与研磨缓冲层。然后移除剩下的研磨缓冲层，于半导体基底上依序形成一介电层、一控制栅极与一图案化的盖层。最后，移除没有被盖层覆盖的介电层与导电层以制作浮置栅极。
Description
技术领域
本发明提供一种制作快闪存储器的方法，尤指一种利用研磨方法以避免产生有源区域(active area，AA)沟槽的快闪存储器的制作方法。
背景技术
非易失性存储器具有不因电源供应中断而造成储存数据遗失的特性，因此被广泛使用于信息产品中。依照单位存储单元储存的数据位数，非易失性存储器可区分为单一位储存(single-bit storage)非易失性存储器与双位储存(dual-bit storage)非易失性存储器。前者包括氮化物只读存储器(NitrideRead-Only-Memory，NROM)、金属-氧化硅-氮化硅-氧化硅-硅型(Metal-Oxide-Nitride-Oxide-Silicon，MONOS)等存储器或硅-氧化硅-氮化硅-氧化硅-硅型(Silicon-Oxide-Nitride-Oxide-Silicon，SONOS)存储器。后者例如为分离栅极式SONOS型(split-gate SONOS)存储器或分离栅极式MONOS型存储器。由于分离栅极式SONOS型存储器与分离栅极式MONOS型存储器的单位存储单元能储存二位的信息，因此相较于一般单一位储存非易失性存储器而言，可储存更大量的信息，已逐渐成为非易失性存储器的主流。
请参考图1至图8，图1至图8为公知一分离栅极式快闪存储器10的工艺示意图。如图1所示，首先提供一半导体基底12，其表面包含多个绝缘浅沟结构(shallow trench isolation，STI)14，接着，在半导体基底12表面形成一氧化层16。图2与图3分别显示出图1沿着切线2-2’与切线3-3’的剖面示意图。接着，请参考图4(延续图2)，于半导体基底12上形成一第一导电层18，再进行一第一光刻暨蚀刻工艺，以图案化第一导电层18而定义出浮置栅极的部分图案，如图5所示的图案化第一导电层18’。然后，在半导体基底12上全面沉积一介电层20，覆盖于图案化第一导电层18’之上，再依序于半导体基底上制作第二导电层和氮化硅层(图未示)，进行一第二光刻暨蚀刻工艺以图案化第二导电层和氮化硅层，形成控制栅极22和盖层24。此时，快闪存储器10沿着图1的切线3-3’方向的部分剖面示意图是如图6所示。其中，由对照图5与图6可知，部分半导体基底12的表面上仅覆了介电层20与氧化层16，而不具有图案化的第一导电层18’。
请参考图7(接续图6)，于控制栅极22和盖层24两侧形成间隔壁28，然后进行一蚀刻工艺，移除没有被间隔壁28和盖层24覆盖的介电层20与第一导电层18’，以制作出堆迭结构26。如前所述，由于部分半导体基底12表面上不具有第一导电层18’，因此在此蚀刻工艺中，上述部分半导体基底12表面上的氧化层16与部分半导体基底12表面会被一并移除，而在相邻绝缘浅沟结构14之间的半导体基底12内形成有源区域沟槽30。请参考图8，随后可进行氧化工艺，以在半导体基底12表面和堆迭结构26两侧形成氧化层32，再于相邻堆迭结构26之间形成抹除栅极34和字线栅极36，其中，由于堆迭结构26之间具有凹陷的有源区域沟槽30，因此抹除栅极34亦形成于有源区域沟槽30内。在此情况下，当分离栅极式快闪存储器10在进行操作时，有源区域沟槽30附近很容易发生氧化层32功能失常和尖端放电现象，导致存储器10写入失败或损坏。因此，以公知方法制作出的分离栅极式快闪存储器10往往具有稳定性不高以及操作寿命短等缺点。
由上述可知，业界仍须不断改良公知快闪存储器的制作方法，以研发制作出结构形状良好的分离栅极式快闪存储器元件，进而改善存储器的操作效能。
发明内容
本发明的方法在于提供一种制作快闪存储器的方法，其是利用研磨缓冲层与研磨工艺以改善浮置栅极剖面形状的方法，以解决上述公知在蚀刻工艺中形成有源区域沟槽而导致存储器发生缺陷与操作寿命短等问题。
根据本发明的权利要求，是提供一种制作一快闪存储器的方法。首先提供一半导体基底，然后在半导体基底中形成多个绝缘浅沟结构，再于半导体基底表面形成一浮置栅极介电层。接着，依序于半导体基底上沉积一第一导电层与一研磨缓冲层，随后进行一研磨工艺，以绝缘浅沟结构当作停止层而移除部分第一导电层与研磨缓冲层。然后移除剩下的研磨缓冲层，于半导体基底上依序形成一介电层、一控制栅极与一图案化的盖层。接着，移除没有被盖层覆盖的介电层与第一导电层，以使剩下的第一导电层形成一浮置栅极。
由于本发明方法是在形成第一导电层后，利用研磨工艺而移除高于绝缘浅沟结构表面的第一导电层，可以取代公知技术中的第一光刻暨蚀刻工艺，能大幅节省工艺成本。此外，根据本发明制作快闪存储器的方法，在形成堆迭结构时，并不会于相邻绝缘浅沟结构之间形成有源区域沟槽，因此可以避免公知技术中因抹除栅极下方的尖端放电现象而导致存储器读写失败的问题。
附图说明
图1至图8为公知一分离栅极式快闪存储器的工艺示意图；
图9至图19为本发明制作快闪存储器的方法的工艺示意图。
主要元件符号说明
10分离栅极式快闪存储器
12半导体基底 14绝缘浅沟结构
16氧化层 18第一导电层
18’图案化的第一导电层 20介电层
22控制栅极 24盖层
26堆迭结构 28间隔壁
30有源区域沟槽 32氧化层
34抹除栅极 36字线栅极
50快闪存储器 52半导体基底
53有源区域 54绝缘浅沟结构
55凹陷区域 56浮置栅极介电层
58第一导电层 59浮置栅极
60研磨缓冲层 62介电层
64第二导电层 66介电材料层
66’盖层 68控制栅极
70堆迭结构 72共用源极
74抹除栅极介电层 76图案化光致抗蚀剂层
78字线介电层 80第三导电层
82抹除栅极 84字线栅极
具体实施方式
请参考第9至19图，第9至19图为本发明制作快闪存储器50的方法的工艺示意图。在本实施例中，快闪存储器50是为一分离栅极式快闪存储器。首先，提供一半导体基底52，其可为硅基底，亦可为P型或N型硅基底，图9仅显示出半导体基底52的部分区域，而图10为图9所示半导体基底52沿切线10-10’(亦即Y方向)的剖面示意图。接着，在半导体基底52表面形成多个绝缘浅沟结构54。由于绝缘浅沟结构54的上表面是高于半导体基底52的表面，因此相邻的绝缘浅沟结构54之间分别具有一凹陷区域55。此外，在沿着X方向的相邻绝缘浅沟结构54之间的半导体基底52是预定为本发明快闪存储器50的有源区域53。
请参考图11(接续图10)，接着进行一氧化工艺，在半导体基底52表面形成一浮置栅极介电层56，设于绝缘浅沟结构54之间。然后依序于半导体基底52上沉积一第一导电层58与一研磨缓冲层60，覆盖于绝缘浅沟结构54与凹陷区域55的表面上，同时填于凹陷区域55内。第一导电层58可包含多晶硅材料，而研磨缓冲层60可包含四乙氧基硅烷(tetra-ethyl-ortho-silicate，TEOS)材料。接着，请参考图12，以绝缘浅沟结构54当作一研磨停止层而对第一导电层58和研磨缓冲层60进行一研磨工艺，例如一化学机械研磨(chemical mechanical polishing，CMP)工艺，以移除高于绝缘浅沟结构54上表面的第一导电层58和研磨缓冲层60。如图12所示，剩下的第一导电层58是填于凹陷区域55的表面上，而且在各凹陷区域55内具有一U形剖面形状。
请参考图13，进行一浸泡(dip)工艺，以氢氟酸(hydrofluoric acid，HF)溶液去除剩下的研磨缓冲层60，然后在半导体基底52上依序形成一介电层62、一第二导电层64以及一介电材料层66，覆盖浮置栅极介电层56、第一导电层58和绝缘沟槽结构54。介电层62优选包含氧化/氮化/氧化(oxide-nitride-oxide，ONO)材料，第二导电层64可包含多晶硅材料与硅化钨材料，而介电材料层66可包含以TEOS作为前驱物的TEOS氮化硅材料。请参考图14，图14是沿图9的切线14-14’方向(即X方向)的剖面示意图，以清楚绘示后续工艺对于第二导电层64与介电材料层66在X方向上的结构变化。接着，进行一第一光刻暨蚀刻工艺，于半导体基底12上形成一具有控制栅极图案的光致抗蚀剂层(图未示)，同时移除没有被光致抗蚀剂层覆盖的介电材料层66而形成图案化的盖层66’，其同样具有控制栅极的图案。随后以盖层66’当作蚀刻掩模，并以ONO介电层62的上层氧化层作为蚀刻停止层，对第二导电层64进行一蚀刻工艺，剩下的第二导电层64即形成控制栅极68。
如图15所示，随后进行一蚀刻工艺，移除没有被盖层66’覆盖的介电层62与第一导电层58，而在有源区域53的两侧分别形成一堆迭结构70，同时暴露出凹陷区域55内的浮置栅极介电层56。值得注意的是，在制作堆迭结构70之前，亦可选择性地在盖层66’和控制栅极68两侧形成间隔壁(图未示)，再进行蚀刻工艺移除没有被盖层66’和该间隔壁覆盖的介电层62和第一导电层58。
在形成堆迭结构70之后，本发明快闪存储器50沿着图9切线10-10’的剖面示意图是如图16所示，没有被移除的第一导电层58即形成浮置栅极59，设于相邻绝缘浅沟结构54之间的凹陷区域55表面。值得注意的是，由于浮置栅极59具有U形剖面形状，因此可以提高浮置栅极59和控制栅极68的接触面积和垂直电场，进而提高耦合值(coupling ratio，CR)以提升本发明快闪存储器50的写入速度。因此，根据本发明方法，可通过在制作绝缘浅沟结构54时，控制绝缘浅沟结构54的表面高度，使凹陷区域55的深度较深，而增加浮置栅极59和控制栅极68的接触面积，进而提高本发明快闪存储器50的写入速度。
然后请参考图17(接续图15)，于有源区域53的半导体基底52内形成共用源极72。接着进行一高温氧化工艺而在半导体基底52表面形成一抹除栅极介电层74，再形成一图案化光致抗蚀剂层76，覆盖有源区域53与部分堆迭结构70。然后如图18所示，移除没有被图案化光致抗蚀剂层76覆盖的抹除栅极介电层74，亦即移除浮置栅极59相反于源极72之一侧的抹除栅极介电层74而暴露出部分半导体基底52与绝缘浅沟结构54表面，并另外在暴露出的半导体基底52上形成一薄氧化层，作为字线介电层78，再移除图案化光致抗蚀剂层76。随后进行字线栅极与抹除栅极的制作：于半导体基底52上沉积一第三导电层80，覆盖抹除栅极介电层74与字线介电层78，其中第三导电层80可包含多晶硅材料。请参考图19，接着对第三导电层80进行一回蚀刻工艺，移除高于堆迭结构70表面的第三导电层80，在有源区域53的共用源极72上形成抹除栅极82，同时在堆迭结构70旁的字线介电层78上形成字线栅极84。之后，可继续进行离子注入工艺，在半导体基底52表面形成漏极(图未示)，设于字线栅极84之一侧，便完成本发明快闪存储器50的主要元件的制作。
相较于公知技术，本发明是在形成第一导电层后，进行一研磨工艺并且利用绝缘浅沟结构作为停止层以移除部分第一导电层，并以此研磨工艺取代公知技术中用来定义浮置栅极部分图案的第一光刻暨蚀刻工艺，因此，在研磨工艺后剩下的第一导电层可自行对准形成于绝缘浅沟结构之间的凹陷区域内，能简化工艺和有效节省光掩模等工艺成本，即使在未来工艺中必须缩小快闪存储器的存储单元尺寸以提高积集度，也可以避免因光刻工艺对准失误而造成结构缺陷等疑虑。为配合上述化学机械研磨工艺，本发明另教导在进行研磨工艺之前，先于第一导电层上方形成TEOS研磨缓冲层，可以避免在化学机械研磨工艺中因研磨浆料而造成第一导电层表面产生凹洞等缺陷。此外，根据本发明的方法，在形成堆迭结构时，并不会在有源区域中形成有源区域沟槽，因此可以解决公知技术中因有源区域沟槽导致共用源极和抹除栅极介电层具有尖端形状，造成尖端放电与存储器瑕疵等问题。再者，由于本发明快闪存储器的浮置栅极具有U形剖面形状(如图16所示的浮置栅极59)，因此另可以改良快闪存储器的写入速度。由上述可知，根据本发明方法，是以更简便的工艺，制作出与现行通用的快闪存储器结构相类似，但存储单元结构、操作品质和稳定性更为优良的快闪存储器，因此具有广泛的应用性。
以上所述仅为本发明的优选实施例，凡依本发明权利要求所做的均等变化与修饰，皆应属本发明的涵盖范围。
Claims (10)
1.一种制作一快闪存储器的方法，其包含：
提供一半导体基底；
在该半导体基底中形成多个绝缘浅沟结构，所述绝缘浅沟结构的上表面是高于该半导体基底的表面，以使沿着一第一方向相邻的所述绝缘浅沟结构之间具有一凹陷区域；
在该半导体基底表面形成一浮置栅极介电层；
依序在该半导体基底上沉积一第一导电层与一研磨缓冲层；
所述第一导电层与所述研磨缓冲层覆盖于所述绝缘浅沟结构与所述凹陷区域的表面上，同时填于所述凹陷区域内；
进行一研磨工艺，并以该绝缘浅沟结构作为停止层以移除部分该第一导电层与该研磨缓冲层；
移除剩下的该研磨缓冲层；
在该半导体基底上依序形成一介电层、一控制栅极与一图案化的盖层；以及
移除未被该盖层覆盖的该介电层与该第一导电层，以使剩下的该第一导电层形成一浮置栅极。
2.如权利要求1的方法，其中该研磨缓冲层包含四乙氧基硅烷TEOS材料。
3.如权利要求2的方法，其中移除剩下的该研磨缓冲层的方法包含进行一浸泡工艺，以氢氟酸溶液去除该研磨缓冲层。
4.如权利要求1的方法，其中在该研磨工艺后，剩下的该第一导电层是填在该凹陷区域内表面，具有至少一U形剖面形状。
5.如权利要求1的方法，其中沿着一第二方向相邻的所述绝缘浅沟结构之间是定义为一有源区域，并且该有源区域是位于该浮置栅极的一侧。
6.如权利要求5的方法，另包含：
在该有源区域的该半导体基底中形成一源极；
进行一高温氧化工艺，而在该半导体基底表面形成一抹除栅极介电层；
移除该浮置栅极相反于该源极一侧的该抹除栅极介电层而暴露出部分该半导体基底表面；
在暴露出的该半导体基底表面形成一字线介电层；以及
在该浮置栅极的两侧分别形成一抹除栅极以及一字线栅极，分别设于该抹除栅极介电层之上与该字线介电层之上。
7.如权利要求6的方法，其中形成该抹除栅极与该字线栅极的方法包含：
在该半导体基底上沉积一第三导电层；以及
进行一回蚀刻工艺，以移除高于该盖层上表面的该第三导电层。
8.如权利要求1的方法，其中形成该控制栅极与该图案化的盖层的方法包含：
在该介电层上形成一第二导电层与一介电材料层；
进行一光刻暨蚀刻工艺，使该介电材料层形成该图案化的盖层，并具有一控制栅极图案；以及
利用该盖层当作一蚀刻掩模而进行一蚀刻工艺，以移除被该盖层暴露出的该第二导电层，使剩下的该第二导电层形成该控制栅极。
9.如权利要求1的方法，其中该介电层包含氧化/氮化/氧化ONO材料。
10.如权利要求1的方法，其中该快闪存储器是为一分离栅极式快闪存储器。
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Citations (2)
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|---|---|---|---|---|
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Patent Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| CN101013671A (zh) * | 2002-08-28 | 2007-08-08 | 旺宏电子股份有限公司 | 闪存器件的平坦化方法 |
| CN1917185A (zh) * | 2005-08-15 | 2007-02-21 | 力晶半导体股份有限公司 | 快闪存储器及其制造方法 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| C06 | Publication | ||
| PB01 | Publication | ||
| C10 | Entry into substantive examination | ||
| SE01 | Entry into force of request for substantive examination | ||
| C14 | Grant of patent or utility model | ||
| GR01 | Patent grant | ||
| C56 | Change in the name or address of the patentee |
Owner name: POWERCHIP TECHNOLOGY CORPORATION Free format text: FORMER NAME: POWERCHIP SEMICONDUCTOR CORP. |
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| CP01 | Change in the name or title of a patent holder |
Address after: Hsinchu Science Park, Taiwan, China Patentee after: Powerflash Technology Corporation Address before: Hsinchu Science Park, Taiwan, China Patentee before: Powerchip Semiconductor Corp. |
|
| TR01 | Transfer of patent right |
Effective date of registration: 20190626 Address after: Hsinchu Science Park, Taiwan, China Patentee after: Lijing Jicheng Electronic Manufacturing Co., Ltd. Address before: Hsinchu Science Park, Taiwan, China Patentee before: Powerflash Technology Corporation |
|
| TR01 | Transfer of patent right |