KR20150134995A - 반도체 소자의 제조 방법 - Google Patents

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Abstract

본 발명의 기술적 사상에 의한 반도체 소자의 제조 방법은, 기판 상에 제1 도전성 구조체를 형성하는 단계; 상기 제1 도전성 구조체 측벽에 절연막을 형성하는 단계; 상기 절연막을 사이에 두고 상기 제1 도전성 구조체와 이격된 곳에 제2 도전성 구조체를 형성하는 단계; 1차 건식 세정(dry cleaning) 공정을 실시하여 상기 절연막의 일부를 제거하는 단계; 퍼지(purge) 공정을 실시하여 상기 1차 건식 세정 공정에서 사용한 반응물 또는 상기 1차 건식 세정 공정 결과 발생한 부산물을 제거하는 단계; 및 2차 건식 세정 공정을 실시하여 상기 절연막의 잔부 중 일부 또는 전부를 제거하여 상기 제1 도전성 구조체 및 상기 제2 도전성 구조체 사이에 에어 갭을 형성하는 단계;를 포함하는 것을 특징으로 한다.

Description

반도체 소자의 제조 방법{Method of manufacturing semiconductor device}
본 발명의 기술적 사상은 반도체 소자의 제조 방법 방법에 관한 것으로, 특히 반도체 소자 내의 도전층 사이에 에어 갭이 형성된 반도체 소자의 제조 방법에 관한 것이다.
반도체 소자의 고집적화에 따라 인접한 층 사이에 발생하는 기생 캐패시턴스 성분이 반도체 소자의 성능 및 신뢰성을 악화시킨다.
이러한 기생 캐패시턴스 성분들을 낮추기 위해서 유전상수가 작은 유전 물질을 인접한 층 사이에 개재되도록 할 수 있다. 이 경우 인접한 층 사이를 에어 상태로 두어 인접한 층 사이의 기생 캐패시턴스 값을 더 효과적으로 낮출 수 있다.
본 발명의 기술적 사상이 이루고자 하는 기술적 과제는 인접하는 도전층을 손상시키지 않고 목적하는 위치에 에어 갭이 형성된 반도체 소자의 제조 방법을 제공하는 것이다.
본 발명의 기술적 사상의 일 양태에 따른 반도체 소자의 제조 방법은, 기판 상에 제1 도전성 구조체를 형성하는 단계; 상기 제1 도전성 구조체 측벽에 절연막을 형성하는 단계; 상기 절연막을 사이에 두고 상기 제1 도전성 구조체와 이격된 곳에 제2 도전성 구조체를 형성하는 단계; 1차 건식 세정(dry cleaning) 공정을 실시하여 상기 절연막의 일부를 제거하는 단계; 퍼지(purge) 공정을 실시하여 상기 1차 건식 세정 공정에서 사용한 반응물 또는 상기 1차 건식 세정 공정 결과 발생한 부산물을 제거하는 단계; 및 2차 건식 세정 공정을 실시하여 상기 절연막의 잔부 중 일부 또는 전부를 제거하여 상기 제1 도전성 구조체 및 상기 제2 도전성 구조체 사이에 에어 갭을 형성하는 단계;를 포함하는 것을 특징으로 하는 반도체 소자의 제조 방법일 수 있다.
일부 실시예들에서, 상기 2차 건식 세정 공정에서 상기 절연막의 잔부 중 일부만이 제거되고, 상기 에어 갭이 목적하는 너비 또는 깊이가 될 때까지 상기 2차 건식 세정 공정 및 상기 퍼지 공정을 반복 수행하는 것을 특징으로 하는 반도체 소자의 제조 방법일 수 있다.
일부 실시예들에서, 상기 2차 건식 세정 공정에서 상기 절연막의 일부가 잔류하도록 상기 절연막의 일부만을 제거하여 상기 제1 도전성 구조체 및 상기 제2 도전성 구조체 사이에서 상기 절연막 위에 에어 갭이 형성되는 것을 특징으로 하는 반도체 소자의 제조 방법일 수 있다.
일부 실시예들에서, 상기 제1 도전성 구조체 및 상기 제2 도전성 구조체 중 적어도 하나는 서로 다른 도전성 물질들이 접합된 구조를 포함하는 것을 특징으로 하는 반도체 소자의 제조 방법일 수 있다.
일부 실시예들에서, 상기 서로 다른 도전성 물질들은 폴리실리콘, 실리사이드, 및 금속을 포함하는 것을 특징으로 하는 반도체 소자의 제조 방법일 수 있다.
일부 실시예들에서, 상기 절연막은 산화막을 포함하는 것을 특징으로 하는 반도체 소자의 제조 방법일 수 있다.
일부 실시예들에서, 상기 제1 도전성 구조체는 비트라인이고 상기 제2 도전성 구조체는 베리드 콘택인 것을 특징으로 하는 반도체 소자의 제조 방법일 수 있다.
일부 실시예들에서, 상기 베리드 콘택의 형성 단계 이후, 상기 비트라인 및 상기 베리드 콘택과 상기 절연막의 일부가 노출되도록 랜딩 패드 패턴을 형성하는 단계를 더 포함하고, 상기 1차 건식 세정 단계 및 상기 2차 건식 세정 단계는 상기 랜딩 패드 패턴을 형성한 후에 실시하는 것을 특징으로 하는 반도체 소자의 제조 방법일 수 있다.
일부 실시예들에서, 상기 건식 세정 공정에 사용되는 가스는 플라즈마리스 가스(plasma-less gas)인 것을 특징으로 하는 반도체 소자의 제조 방법일 수 있다.
일부 실시예들에서, 상기 건식 세정 공정에 사용되는 가스는 NH3, HF, NF3, H2, IPA(isopropyl alcohol) 중 적어도 하나를 포함하는 것을 특징으로 하는 반도체 소자의 제조 방법일 수 있다.
일부 실시예들에서, 상기 1차 건식 세정 공정 또는 상기 2차 건식 세정 공정 중 적어도 하나에서 사용되는 가스는 비활성 가스를 더 포함하는 것을 특징으로 하는 반도체 소자의 제조 방법일 수 있다.
일부 실시예들에서, 상기 1차 건식 세정 공정 전에 습식 세정 공정(wet cleaning)을 실시하여 상기 절연막의 일부를 제거하는 단계를 더 포함하는 것을 특징으로 하는 반도체 소자의 제조 방법일 수 있다.
일부 실시예들에서, 상기 제1 도전성 구조체 또는 상기 제2 도전성 구조체 중 적어도 하나는 서로 다른 도전성 물질들이 적층된 구조를 포함하고, 상기 습식 세정 공정에 의해 제거되는 상기 절연막의 상면의 레벨은 상기 서로 다른 도전성 물질들의 접합 계면의 레벨보다 높은 것을 특징으로 하는 반도체 소자의 제조 방법일 수 있다.
본 발명의 기술적 사상의 일 양태에 따른 반도체 소자의 제조 방법은, 기판에 활성 영역을 정의 하는 소자 분리막을 형성하는 단계; 상기 활성 영역과 연결되는 도전성 구조체를 형성하는 단계; 상기 도전성 구조체 측벽에 상기 소자 분리막과 연결되는 절연막을 형성하는 단계; 1차 건식 세정 공정 및 퍼지 공정을 반복 수행하여 상기 절연막을 제거하고 제1 에어 갭을 형성하는 단계; 2차 건식 세정 공정 및 퍼지 공정을 반복 수행하여 상기 소자 분리막을 제거하고 상기 제1 에어 갭과 연통되는 제2 에어 갭을 형성하는 단계;를 포함하는 것을 특징으로 하는 반도체 소자의 제조 방법일 수 있다.
일부 실시예들에서, 상기 절연막과 상기 소자 분리막은 동일한 물질로 이루어진 것을 특징으로 하는 반도체 소자의 제조 방법일 수 있다.
일부 실시예들에서, 상기 건식 세정 공정은 100 ℃ 이상 300 ℃ 이하의 온도에서 수행되는 것을 특징으로 하는 반도체 소자의 제조 방법일 수 있다.
일부 실시예들에서, 상기 건식 세정 공정은 0.00001atm이상 0.3atm이하의 압력에서 수행되는 것을 특징으로 하는 반도체 소자의 제조 방법일 수 있다.
일부 실시예들에서, 상기 1차 건식 세정 공정을 수행하는 시간과 상기 2차 건식 세정 공정을 수행하는 시간은 서로 다른 것을 특징으로 하는 반도체 소자의 제조 방법일 수 있다.
본 발명의 기술적 사상의 일 양태에 따른 반도체 소자의 제조 방법은, 기판 상에 제1 도전성 구조체를 형성하는 단계; 상기 제1 도전성 구조체 측벽에 절연막을 형성하는 단계; 상기 절연막을 사이에 두고 상기 제1 도전성 구조체와 이격된 곳에 제2 도전성 구조체를 형성하는 단계; 습식 세정(wet cleaning) 공정을 실시하여 상기 절연막의 일부를 제거하는 단계; 퍼지(purge) 공정을 실시하여 상기 습식 세정 공정에서 사용한 반응물 또는 상기 습식 세정 공정 결과 발생한 부산물을 제거하는 단계; 및 건식 세정 공정을 실시하여 상기 절연막의 잔부 중 일부 또는 전부를 제거하여 상기 제1 도전성 구조체 및 상기 제2 도전성 구조체 사이에 에어 갭을 형성하는 단계;를 포함하는 것을 특징으로 하는 반도체 소자의 제조 방법일 수 있다.
일부 실시예들에서, 상기 제1 도전성 구조체 또는 상기 제2 도전성 구조체 중 적어도 하나는 서로 다른 도전성 물질들이 적층된 구조를 포함하고, 상기 습식 세정 공정에 의해 제거되는 상기 절연막의 상면의 레벨은 상기 서로 다른 도전성 물질들의 접합 계면의 레벨보다 높은 것을 특징으로 하는 반도체 소자의 제조 방법일 수 있다.
본 발명의 기술적 사상에 의한 반도체 소자의 제조 방법은 건식 세정 공정을 포함하는 멀티 사이클 세정 방법을 이용하여 인접하는 도전층 사이의 물질층을 제거함으로써 도전층의 손상을 일으키지 않으면서 에어 갭이 포함된 반도체 소자를 제조할 수 있다.
도 1은 본 발명의 기술적 사상에 의한 실시예들에 따른 반도체 소자의 제조 방법을 설명하기 위한 플로차트이다.
도 2a 내지 도 2h는 본 발명의 기술적 사상에 의한 실시예들에 따른 반도체 소자의 제조 방법을 설명하기 위한 단면도들이다.
도 3은 본 발명의 기술적 사상에 의한 실시예들에 따른 반도체 소자의 제조 방법을 설명하기 위한 플로차트이다.
도 4는 본 발명의 기술적 사상에 의한 실시예들에 따른 반도체 소자의 제조 방법을 설명하기 위한 단면도이다.
도 5는 본 발명의 기술적 사상에 의한 실시예들에 따른 반도체 소자의 제조 방법을 설명하기 위한 플로차트이다.
도 6은 본 발명의 기술적 사상에 의한 실시예들에 따른 반도체 소자의 제조 방법을 설명하기 위한 단면도이다.
도 7은 본 발명의 기술적 사상에 의한 실시예들에 따른 반도체 소자의 제조 방법을 설명하기 위한 플로차트이다.
도 8a 내지 도 8c는 본 발명의 기술적 사상에 의한 실시예들에 따른 반도체 소자의 제조 방법을 설명하기 위한 단면도들이다.
도 9는 본 발명의 기술적 사상에 의한 실시예들에 따른 반도체 소자의 제조 방법을 설명하기 위한 플로차트이다.
도 10은 본 발명의 기술적 사상에 의한 실시예들에 따른 반도체 소자의 제조 방법을 설명하기 위한 단면도이다.
도 11a 및 도 11b는 각각 일반적인 반도체 소자의 제조 방법에 따라 형성된 에어 갭과 본 발명의 기술적 사상에 따라 형성된 에어 갭의 단면도이다.
도 12는 본 발명의 기술적 사상에 의해 형성된 반도체 소자를 포함하는 시스템이다.
도 13은 본 발명의 기술적 사상에 의해 형성된 반도체 소자를 포함하는 메모리 카드이다.
이하, 첨부 도면을 참조하여 본 발명의 실시예들을 상세히 설명한다. 도면상의 동일한 구성요소에 대해서는 동일한 참조부호를 사용하고, 이들에 대한 중복된 설명은 생략한다.
본 발명의 실시예들은 당해 기술 분야에서 통상의 지식을 가진 자에게 본 발명을 더욱 완전하게 설명하기 위하여 제공되는 것으로, 아래의 실시예들은 여러 가지 다른 형태로 변형될 수 있으며, 본 발명의 범위가 아래의 실시예들로 한정되는 것은 아니다. 오히려, 이들 실시예는 본 개시를 더욱 충실하고 완전하게 하며 당업자에게 본 발명의 사상을 완전하게 전달하기 위하여 제공되는 것이다.
본 명세서에서 제1, 제2 등의 용어가 다양한 부재, 영역, 층들, 부위 및/또는 구성 요소들을 설명하기 위하여 사용되지만, 이들 부재, 부품, 영역, 층들, 부위 및/또는 구성 요소들은 이들 용어에 의해 한정되어서는 안 됨은 자명하다. 이들 용어는 특정 순서나 상하, 또는 우열을 의미하지 않으며, 하나의 부재, 영역, 부위, 또는 구성 요소를 다른 부재, 영역, 부위 또는 구성 요소와 구별하기 위하여만 사용된다. 따라서, 이하 상술할 제1 부재, 영역, 부위 또는 구성 요소는 본 발명의 가르침으로부터 벗어나지 않고서도 제2 부재, 영역, 부위 또는 구성 요소를 지칭할 수 있다. 예를 들어, 본 발명의 권리 범위로부터 이탈되지 않은 채 제1 구성 요소는 제2 구성 요소로 명명될 수 있고, 유사하게 제2 구성 요소도 제1 구성 요소로 명명될 수 있다.
달리 정의되지 않는 한, 여기에 사용되는 모든 용어들은 기술 용어와 과학 용어를 포함하여 본 발명 개념이 속하는 기술 분야에서 통상의 지식을 가진 자가 공통적으로 이해하고 있는 바와 동일한 의미를 지닌다. 또한, 통상적으로 사용되는, 사전에 정의된 바와 같은 용어들은 관련되는 기술의 맥락에서 이들이 의미하는 바와 일관되는 의미를 갖는 것으로 해석되어야 하며, 여기에 명시적으로 정의하지 않는 한 과도하게 형식적인 의미로 해석되어서는 아니 될 것임은 이해될 것이다.
어떤 실시예가 달리 구현 가능한 경우에 특정한 공정 순서는 설명되는 순서와 다르게 수행될 수도 있다. 예를 들어, 연속하여 설명되는 두 공정이 실질적으로 동시에 수행될 수도 있고, 설명되는 순서와 반대의 순서로 수행될 수도 있다.
첨부 도면에 있어서, 예를 들면, 제조 기술 및/또는 공차에 따라, 도시된 형상의 변형들이 예상될 수 있다. 따라서, 본 발명의 실시예들은 본 명세서에 도시된 영역의 특정 형상에 제한된 것으로 해석되어서는 아니 되며, 예를 들면 제조 과정에서 초래되는 형상의 변화를 포함하여야 한다.
도 1은 본 발명의 기술적 사상에 의한 실시예들에 따른 반도체 소자의 제조 방법(1)을 설명하기 위한 플로차트이다.
도 1을 참조하면, 기판 상에 제1 도전성 구조체를 형성하고(S11), 상기 제1 도전성 구조체 측벽에 절연성 물질을 포함하는 절연 스페이서를 형성한다(S12). 상기 절연 스페이서를 사이에 두고 상기 제1 도전성 구조체와 이격된 곳에 제2 도전성 구조체를 형성한다(S13). 이 후, 1차 건식 세정(dry cleaning) 공정을 실시하여 상기 절연 스페이서의 상측 일부를 제거한다(S14). 상기 1차 건식 세정 공정에서 사용한 반응물 또는 상기 건식 세정 공정 결과 발생한 부산물은 에어 갭을 형성하고자 하는 곳의 입구를 막을 수 있으므로 퍼지(purge) 공정을 실시하여 제거한다(S15). 이 후, 상기 절연 스페이서의 잔부 중 일부를 제거하기 위하여, 2차 건식 세정 공정을 실시한다. 상기 절연 스페이서의 제거로 인해 상기 제1 도전성 구조체 및 상기 제2 도전성 구조체 사이에는 에어 갭이 형성된다(S16). 상기 2차 건식 세정 공정에서 사용한 반응물 또는 상기 건식 세정 공정 결과 발생한 부산물을 제거하기 위해 퍼지 공정을 실시할 수 있다(S17). 이 후, 형성된 상기 에어 갭이 목적하는 너비 또는 깊이인지 판단하고(S18), 목적하는 너비 또는 깊이에 도달할 때까지 2차 건식 세정 단계(S16) 및 퍼지 단계(S17)를 반복 수행할 수 있다.
제1 도전성 구조체 및 제2 도전성 구조체 사이의 절연 스페이서를 건식 세정 방법에 의해 제거함으로써, 상기 제1 도전성 구조체 및 제2 도전성 구조체의 막질을 손상시키지 않을 수 있다. 또한, 퍼지 단계와 건식 세정 단계를 번갈아 수행함으로써, 반응물 및 부산물에 의해 에어 갭의 입구가 조기에 막히지 않아 좁고 깊은 에어 갭을 형성할 수 있다.
도 2a 내지 도 2h는 본 발명의 기술적 사상에 의한 실시예들에 따른 반도체 소자의 제조 방법(1)을 설명하기 위한 단면도들이다. 이하 동일한 참조 부호는 동일한 부재를 나타낸다.
도 2a를 참조하면, 기판(101)에 소자 분리막(112)을 형성하여 복수의 활성영역(110)을 정의한다. 일부 실시예들에서, 상기 기판(101)은 실리콘(Si), 게르마늄(Ge), 실리콘 카바이드(SiC), 갈륨 아세나이드(GaAs), 인듐 아세나이드(InAs), 및 인듐 포스파이드(InP)와 같은 반도체 물질을 포함할 수 있다. 일부 실시예들에서, 상기 기판(101)은 불순물이 도핑된 웰(well), 또는 불순물이 도핑된 구조물을 포함할 수 있다.
일부 실시예들에서, 상기 기판(101)은 BOX 층 (buried oxide layer) 또는 STI (shallow trench isolation) 구조와 같은 다양한 소자분리 구조를 가질 수 있다.
일부 실시예들에서, 상기 소자 분리막(112)은 산화막, 질화막 중 적어도 하나를 포함할 수 있다. 일부 실시예들에서, 상기 소자 분리막(112)은 1 종류의 절연층으로 이루어지는 단일층, 또는 적어도 3 종류의 절연층들의 조합으로 이루어지는 다중층으로 구성될 수 있다.
상기 기판(101)의 상면(102)에는 제1 절연층(114)이 형성될 수 있다. 일부 실시예들에서, 상기 제1 절연층(114)은 산화막, 질화막 중 적어도 하나를 포함할 수 있다. 일부 실시예들에서, 상기 제1 절연층(114)은 산화막, 질화막, 및 산화막이 차례로 적층된 구조일 수 있다.
도 2b를 참조하면, 기판(101)의 복수의 활성 영역(110) 상에는 제1 도전성 구조체(BL)가 형성된다(도 1의 S11 단계). 상기 제1 도전성 구조체(BL)는 제1 도전층(121A) 또는 제2 도전층(121B)과, 제3 도전층(123)과, 제4 도전층(125)과, 캡핑층(127)과, 절연막(129)으로 구성되어 있다. 상기 제2 도전층(121B)은 활성 영역(110A)과 연결되어 있다. 상기 제1 도전층(121A)은 하부의 활성 영역(110B)과 연결되어 있지 않다.
상기 제2 도전층(121B)을 구비한 제1 도전성 구조체(BL)는 상기 반도체 기판(101)의 레벨보다 낮은 레벨에서 상기 활성 영역(110A)과 연결되어 있다. 일부 실시예들에서, 상기 제1 도전층(121A) 또는 상기 제2 도전층(121B)은 실리콘, 도핑된 폴리실리콘, 또는 금속일 수 있다. 일부 실시예에 있어서, 상기 제3 도전층(123) 및 제4 도전층(125)은 각각 티타늄 니트라이드(TiN), 티타늄 실리콘 니트라이드(TiSiN), 텅스텐(W), 텅스텐 실리사이드 중 적어도 하나를 포함할 수 있다. 일부 실시예에 있어서, 상기 제1 도전층(121A) 및 상기 제2 도전층(121B)는 도핑된 폴리실리콘을 포함하고, 상기 제3 도전층(123)은 티타늄 실리콘 니트라이드를 포함하고, 상기 제4 도전층(125)은 텅스텐을 포함하고, 상기 캡핑층(127)은 실리콘 니트라이드로 이루어질 수 있다.
도 2b에는 도시되지 않았으나 상기 제1 도전성 구조체(BL)는 구체적으로 다음과 같은 단계를 거쳐 형성된다. 상기 제1 절연층(114)상에 제1 도전층을 일정 두께로 형성한다. 상기 제1 도전층을 관통하면서 상기 활성 영역(110A)의 일부를 노출시키는 콘택홀을 형성하고, 상기 콘택홀은 제2 도전층으로 채운다. 결과물의 상면을 전면 식각하고, 상기 제1 도전층 및 상기 제2 도전층 상부에 제3 도전층, 제4 도전층, 캡핑층, 및 제2 절연층을 차례로 형성한다.
상기 제1 도전성 구조체(BL)를 형성하기 위하여 상기 캡핑층 및 제2 절연층을 패터닝한다. 그 결과 캡핑 패턴 및 제2 절연 패턴을 식각 마스크로 하여 상기 제1 도전층(121A) 및 상기 제2 도전층(121B), 상기 제3 도전층(123), 상기 제4 도전층(125), 상기 캡핑층(127), 및 상기 제2 절연층(129)이 차례로 적층된 구조의 제1 도전성 구조체(BL)가 복수개 형성된다. 상기 제1 도전성 구조체(BL)는 비트 라인일 수 있다.
도 2c를 참조하면, 상기 제1 도전성 구조체(BL)의 측벽에는 절연라이너(131), 제1 절연 스페이서(133), 및 제2 절연 스페이서(135)가 형성된다(도 1의 S12 단계). 상기 제1 절연 스페이서(133), 및 상기 제2 절연 스페이서(135)는 상기 제1 도전성 구조체(BL)의 측벽에 형성된 절연라이너(131)를 덮고 상기 반도체 기판(101)의 상면(102)보다 낮은 레벨로 연장될 수 있다.
일부 실시예들에서, 상기 절연라이너(131), 상기 제1 절연 스페이서(133), 및 상기 제2 절연 스페이서(135) 각각은 실리콘 산화막, 실리콘 질화막, 실리콘 니트라이드 중 적어도 하나를 포함할 수 있다. 일부 실시예들에서, 상기 절연라이너(131)는 질화막을 포함하고, 상기 제1 절연 스페이서(133)는 산화막을 포함하고, 상기 제2 절연 스페이서(135)는 질화막을 포함한 구조일 수 있다.
도 2a 내지 도 2h에서는 상기 제1 도전성 구조체(BL)의 측벽이 삼중층으로 덮여있는 것으로 도시하였으나, 본 발명의 기술적 사상이 이에 한정되는 것은 아니다. 일부 실시예들에서, 상기 제1 도전성 구조체(BL)는 단일층 또는 이중층을 포함한 복수의 층으로 이루어질 수도 있다. 일부 실시예들에서, 상기 제1 도전성 구조체(BL)는 산화막 단일층으로만 형성될 수 있다. 일부 실시예들에서, 상기 제1 도전성 구조체(BL)의 측벽에 형성된 절연라이너(131) 및 제2 절연 스페이서(135)가 얇거나 없을 수 있다.
도 2d를 참조하면, 복수의 제1 도전성 구조체(BL) 각각의 사이의 공간에 복수의 베리드 콘택(140)을 형성한다. 상기 제1 도전성 구조체(BL) 및 상기 복수의 베리드 콘택(140)이 형성된 결과물 전면에 제5 도전층(143A)을 형성한다.
도 2d에는 도시되지 않았으나, 상기 베리드 콘택(140)은 구체적으로 다음과 같은 단계를 거쳐 형성된다. 상기 복수의 제1 도전성 구조체(BL) 각각의 사이의 공간에 베리드 콘택(140)을 형성하기 위한 복수의 홀을 한정하는 복수의 절연 패턴을 형성한다. 상기 복수의 홀은 활성 영역(110B)을 노출시키도록 형성된다. 상기 복수의 홀의 하측 일부에는 베리드 콘택(140)을 이루는 물질을 채워져 상기 베리드 콘택(140)이 형성된다.
상기 베리드 콘택(140)의 상부에는 금속 실리사이드막(141)이 형성될 수 있다. 일부 실시예들에서, 상기 금속 실리사이드막(141)은 코발트 실리사이드로 이루어질 수 있다. 상기 금속 실리사이드막(141)상에는 배리어막(미도시)이 형성될 수 있다. 상기 배리어막은 티타늄 및 티타늄 니트라이드의 적층 구조로 이루어질 수 있다
도 2e를 참조하면, 도 2d의 제1 절연 스페이서(133)의 일부를 노출시키면서 상기 베리드 콘택(140)이 연결되는 랜딩 패드(143B)를 형성할 수 있도록 마스크 패턴(미도시)을 형성하고 상기 마스크 패턴을 식각 마스크로 이용하여 도 2d의 결과물을 식각한다. 그 결과, 도 2d의 제5 도전층(143A)는 식각되어 랜딩 패드(143B)를 형성하고, 도 2d의 상기 제1 절연 스페이서(133A)도 식각되어 그 상면이 외부로 노출된다. 상기 베리드 콘택(140), 상기 금속 실리사이드층(141), 및 상기 랜딩 패드(143B)는 제2 도전성 구조체(CP)를 구성할 수 있다.
1차 건식 세정 공정을 실시하여 외부로 노출된 도 2d의 상기 제1 절연 스페이서(133)의 일부를 제거한다(도 1의 S14 단계). 상기 1차 건식 세정 공정은 제거하고자 하는 상기 제1 절연 스페이서(133)과 반응하는 제1 세정 가스(150A)를 투입하여 그 화학 반응에 의해 도 2d의 상기 제1 절연 스페이서(133)의 일부를 제거하는 것이다. 상기 제1 절연 스페이서(133A)는 주변 막들에 비해서 상기 1차 세정 공정에 의하여 선택적으로 식각되어 있다. 이에 따라, 상기 제1 도전성 구조체(BL)와 베리드 콘택(140)의 사이에는 상기 제1 절연 스페이서(133A)가 형성되고, 상기 제1 절연성 스페이서(133A)상에는 에어 갭의 입구(AG0)가 형성된다.
일부 실시예들에서, 상기 제1 세정 가스(150A)는 상기 제1 절연 스페이서(133A)의 종류에 따라 NH3, HF, H2, NF3, 또는 IPA((isopropyl alcohol) 중 적어도 하나를 포함할 수 있다. 일부 실시예들에서, 상기 제1 세정 가스(150A)는 플라즈마리스(plasma-less) 가스일 수 있다. 일부 실시예들에서, 상기 제1 세정 가스(150A)는 N2 또는 Ar 등의 비활성 가스를 더 포함할 수 있다.
서로 다른 도전성 물질의 접합 구조를 포함하는 도전성 구조체와 인접하여 습식 세정 공정을 수행하는 경우, 서로 다른 도전성 물질의 접합 구조가 전해질 상에 있게 되어 도전성 구조체의 막질에 갈바닉 부식(galvanic corrosion)이 발생한다. 이에 따라, 서로 다른 도전성 물질의 접합 구조를 포함하는 도전성 구조체와 인접한 위치에서는 상기 도전성 물질을 손상시키지 않고 에어 갭을 형성하기가 어렵다. 그러나 본 발명의 기술적 사상과 같이 건식 세정 공정에 의해 에어 갭을 형성하는 경우, 용액이 아닌 가스를 이용하는 것이어서 갈바닉 부식이 원천적으로 발생하지 않아 도전성 구조체의 막질을 손상시키지 않는다. 다만, 건식 세정 공정에 따라 발생하는 알루미늄 실리콘 플루라이드((NH4)2SiF6) 계열의 부산물이 발생할 수 있다.
도 2f를 참조하면, 상기 1차 건식 세정 공정에서 사용되었던 제1 세정 가스(150A) 중 잔류 가스 및 상기 건식 세정 공정 결과 발생한 부산물을 제거하기 위해 퍼지(purge) 공정을 실시한다(도 1의 S15단계). 이와 같이 부산물을 제거함으로써, 제거하고자 하는 물질층의 입구가 부산물에 의해 조기에 막히는 것을 방지할 수 있다. 이러한 퍼지 공정에 따라 목적하는 너비 또는 깊이만큼 제1 절연 스페이서(133A)를 제거할 수 있는 기반이 마련된다.
상기 퍼지 공정은 건식 세정 공정에 의해 형성되는 부산물, 예를 들어 (NH4)2SiF6을 제거하는 단계이다. 상기 퍼지 공정은 상기 부산물의 승화를 잘 일으키게 하기 위하여, 약 100℃~200℃의 고온 조건 및/또는 0.000001 atm~0.3atm의 고진공 조건하에서 수행될 수 있다. 이러한 퍼지 공정 조건은 건식 세정 조건보다 상대적으로 고온이거나 고진공일 조건을 사용하여 부산물과 반응하지 않는 가스를 제거하는 것을 특징으로 할 수 있다.
도 2g를 참조하면, 도 2f의 제1 절연 스페이서(133A)의 잔부 중 일부를 2차 건식 세정 공정에 의해 제거하여(도 1의 S16 단계), 제1 도전성 구조체(BL)와 상기 제2 도전성 구조체(CP)의 사이에 에어 갭(AG1)을 형성한다. 이 때 제1 절연 스페이서(133B)의 상부에는 상기 에어 갭(AG1)이 형성되어 있다. 일부 실시예들에서, 상기 1차 건식 세정 공정에 사용된 제1 제1 세정 가스(150A)와 상기 2차 건식 세정 공정에 사용된 제2 세정 가스(150B)는 서로 다를 수 있으나, 동일할 수도 있다.
일부 실시예들에서, 상기 1차 건식 세정 공정을 수행하는 제1 시간과 상기 2차 건식 세정 공정을 수행하는 제2 시간은 서로 다를 수 있으나, 동일할 수도 있다
계속하여 상기 2차 건식 세정 공정에서 사용되었던 제2 세정 가스(150B) 중 잔류 가스 및 상기 건식 세정 공정 결과 발생한 부산물을 제거하기 위해 퍼지 공정을 실시한다(도 1의 S17 단계). 이 후, 상기 에어 갭(AG1)이 목적하는 너비 또는 깊이인지 판단하여(도 1의 S18 단계), 상기 제1 절연 스페이서(133B)의 일부 또는 전부를 제거하는 상기 2차 건식 세정 공정 및 퍼지 공정을 반복 수행할 수 있다. 이와 같이, 본 발명의 기술적 사상은 퍼지 단계와 건식 세정 단계를 번갈아 수행함으로써, 반응물 및 부산물에 의해 에어 갭(AG1)의 입구가 조기에 막히지 않아 좁고 깊은 에어 갭(AG1)을 형성할 수 있다.
일부 실시예들에서, 상기 에어 갭(AG1)의 너비는 40Å이하이고, 깊이는 800Å이상일 수 있다.
또한, 상기 1차 건식 세정 공정 및 2차 건식 세정 공정(도 1의 S13 및 S15 단계)은 고온 및/또는 고진공 조건에서 수행될 경우 부산물에 의한 문제를 줄일 수 있어 건식 세정 공정의 반복 횟수를 줄이고 좁고 깊은 에어 갭을 형성하는 데 도움이 될 수 있다.
일부 실시예들에서, 상기 건식 세정 공정은 100 ℃이상 300 ℃이하의 온도에서 수행될 수 있다. 상기 건식 세정 공정을 고온에서 진행하는 경우 반응 중 생성되는 부산물이 승화에 의해 제거되므로, 좁고 깊은 에어 갭을 형성할 수 있다.
일부 실시예들에서, 상기 건식 세정 공정은 0.00001atm이상 0.3atm이하의 압력에서 수행될 수 있다. 상기 건식 세정 공정을 고진공에서 진행하는 경우 반응 중 생성되는 부산물이 승화에 의해 제거되므로, 좁고 깊은 에어 갭을 형성할 수 있다.
일부 실시예들에서, 상기 반도체 소자의 제조 방법(1)은 상기와 같은 고온 및/또는 고진공 조건에서 트렌치, 홀, 및 라이너 구조에도 적용될 수 있다. 즉, 트렌치, 홀, 및 라이너 구조의 에어 갭이 형성된 반도체 소자를 제조할 수 있다.
도 2h를 참조하면, 랜딩 패드(143B)를 한정하고, 상기 에어갭(AG1)의 입구를 덮는 제3 절연층(161)이 형성된다. 이 때에, 상기 에어 갭(AG1)의 너비는 매우 작기 때문에, 상기 제3 절연층(161)은 상기 에어 갭(AG1)의 입구만을 막을 뿐 에어 갭(AG1) 내에 침투하지 않을 수 있다. 상기 랜딩 패드(143B)는 커패시터(170)에 연결될 수 있다. 상기 커패시터(170)는 하부 전극(171), 유전막(173), 및 상부 전극(175)를 포함한다.
이와 같은 도 2a 내지 도 2h의 공정 단계에 따라 에어 갭을 포함하는 반도체 소자(100)를 제조할 수 있다.
도 2a 내지 도 2h에서는 건식 세정 공정을 2회 거쳤으나, 본 발명의 기술적이 이에 한정되는 것은 아니다. 본 발명의 기술적 사상에 의한 반도체 소자의 제조 방법은 건식 세정 공정 및 퍼지 공정을 3회 또는 그 이상으로 반복 수행하는 멀티 사이클 건식 세정 공정일 수 있다.
도 3은 본 발명의 기술적 사상에 의한 실시예들에 따른 반도체 소자의 제조 방법(2)을 설명하기 위한 플로차트이다.
도 3을 참조하면, 도 2의 반도체 소자의 제조 방법(1)과 유사하나, 2차 건식 세정 공정에서 절연 스페이서의 전부를 제거하여 에어 갭을 형성하는 점에 차이가 있다.
이에 따르면, 기판 상에 제1 도전성 구조체를 형성하고(S11), 상기 제1 도전성 구조체 측벽에 절연 스페이서를 형성하고(S12), 상기 절연 스페이서를 사이에 두고 상기 제1 도전성 구조체와 이격된 곳에 제2 도전성 구조체를 형성한다(S13). 이 후, 1차 건식 세정 공정을 실시하여 상기 절연 스페이서의 일부를 제거하고(S14’), 상기 1차 건식 세정 공정 결과 잔류하는 반응물 및 부산물을 퍼지 공정을 실시하여 제거한다(S15). 이 후, 상기 절연 스페이서의 잔부를 모두 제거하는 2차 건식 세정 공정을 실시하여 좁고 깊은 에어 갭을 형성할 수 있다(S16). 상기 2차 건식 세정 결과 잔류하는 반응물 및 부산물을 제거하기 위해 퍼지 공정을 실시할 수 있다(S17).
도 4는 본 발명의 기술적 사상에 의한 실시예들에 따른 반도체 소자의 제조 방법(3)에 따라 형성된 반도체 소자(200)의 단면도이다.
도 4를 참조하면, 도 2a 내지 도 2f와 동일한 공정 단계를 거친 결과물에서(도 3의 S21, S22, S23, S24, S25 단계), 상기 제1 절연 스페이서(133A)의 잔부를 전부를 제거하는 2차 건식 세정 공정을 실시하여 에어 갭(AG2)을 형성할 수 있다(도 3의 S26 단계). 도 4에서는 도시하지 않았으나 도 2g와 유사하게 2차 건식 세정 공정에서 제2 세정 가스(150B)를 이용해 제1 절연 스페이서(133B)를 제거한다. 다만, 도 2a 내지 도 2h의 반도체 소자의 제조 방법(1)에서는 제1 절연 스페이서(133A)의 잔류 부분 중 일부를 제거하여 에어 갭(AG1)을 형성하는 것과는 달리, 본 실시예에서는 제1 절연 스페이서(133A)의 잔류하는 부분 전부를 제거하여 에어 갭(AG2)을 형성하는 차이점이 있다. 이에 따라, 상기 반도체 소자의 제조 방법(1)에서의 2차 건식 세정 공정을 수행하는 시간보다 상기 반도체 소자의 제조 방법(2)에서의 2차 건식 세정 공정을 수행하는 시간은 더 길 수 있다. 이 경우, 부산물에 의해 에어 갭의 형성이 방해받는 효과를 감소시키기 위하여 고온 및/또는 고진공 조건하에서 공정을 진행할 수 있다. 이러한 제조 단계의 차이는 공정 시간과 목적하는 에어 갭의 크기 등의 필요성에 의해 선택될 수 있다.
상기 에어 갭(AG2)을 형성한 후에는 도 2h와 동일한 단계에 따라 반도체 소자(200)를 제조할 수 있다. 즉, 제3 절연층(161)은 랜딩 패드(143B)를 한정하고 상기 에어 갭(AG2)의 입구를 덮도록 형성된다. 이 때에, 상기 에어 갭(AG2)의 너비는 매우 작기 때문에, 상기 제3 절연층(161)은 상기 에어 갭(AG2)의 입구만을 막을 뿐 에어 갭(AG2) 내에 침투하지 않는다. 상기 랜딩 패드(143B)는 커패시터(170)의 하부 전극(171)에 연결된다.
이와 같은 도 2a 내지 도 2f, 및 도 4의 공정 단계에 따라 에어 갭을 포함하는 반도체 소자(200)를 제조할 수 있다.
도 5는 본 발명의 기술적 사상에 의한 실시예들에 따른 반도체 소자의 제조 방법(3)을 설명하기 위한 플로차트이다.
도 5를 참조하면, 도 2의 반도체 소자의 제조 방법(1)과 유사하나, 1차 건식 세정 공정 대신 습식 세정 공정으로 에어 갭의 입구를 형성하는 점에 차이가 있다.
이에 따르면, 기판 상에 제1 도전성 구조체를 형성하고(S21), 상기 제1 도전성 구조체 측벽에 절연 스페이서를 형성하고(S22), 상기 절연 스페이서를 사이에 두고 상기 제1 도전성 구조체와 이격된 곳에 제2 도전성 구조체를 형성한다(S23). 이 후, 습식 세정 공정을 실시하여 상기 절연 스페이서의 상측 및 중앙 일부를 제거한다(S24). 상기 습식 세정 공정은 세정 용액을 사용하여 제거하는 것으로, 이 후에 형성될 에어 갭의 입구를 형성하는 역할을 할 수 있다. 상기 습식 세정 공정 결과 잔류하는 세정 용액 및 부산물을 퍼지 공정을 실시하여 제거한다(S25). 이 후, 상기 절연 스페이서의 잔부 중 일부를 제거하는 건식 세정 공정과(S26), 상기 건식 세정 결과 잔류하는 반응물 및 부산물을 제거하는 퍼지 공정(S27)을 실시하여 에어 갭을 형성할 수 있다. 이 후, 형성된 상기 에어 갭이 목적하는 너비 또는 깊이인지 판단하고(S28), 목적하는 너비 또는 깊이에 도달할 때까지 건식 세정 공정과(S26) 및 퍼지 공정(S27)을 반복하여 수행하여 목적하는 너비 및 깊이를 갖는 에어 갭을 형성할 수 있다.
도 6은 본 발명의 기술적 사상에 의한 실시예들에 따른 반도체 소자의 제조 방법(3)을 설명하기 위한 단면도이다.
도 6을 참조하면, 도 2a 내지 도 2d까지의 공정 단계(도 3의 S21, S22, S23 단계)를 거친 결과물에서, 도 2d의 제1 절연 스페이서(133)의 일부를 노출시키면서 상기 베리드 콘택(140)이 연결되는 랜딩 패드(143B)를 형성하도록 도 2d의 결과물을 식각한다. 그 결과, 도 2d의 제5 도전층(143A)은 식각되어 도 6의 랜딩 패드(143B)를 형성하고, 도 2d의 상기 제1 절연 스페이서(133A)도 식각되어 그 상면이 외부로 노출된다. 도 2d의 상기 제1 절연 스페이서(133A)가 노출된 결과물의 전면에 습식 세정 공정을 실시하여 도 2d의 제1 절연 스페이서(133A)의 상측 일부를 제거한다(도 3의 S24 단계). 상기 습식 세정 공정은 제거하고자 하는 상기 제1 절연 스페이서(133A’)와 반응하는 세정 용액(150C)을 투입하여 그 화학 반응에 의해 상기 제1 절연 스페이서(133A’)를 제거할 수 있다.
일부 실시예들에서, 상기 세정 용액(150C)은 상기 제1 절연 스페이서(133A’)의 종류에 따라 H2SO4, H2O2, HF, NH4OH, HCl, NH4F, H3PO4, HNO3 중 적어도 하나를 포함할 수 있다.
다만, 전술한 바와 같이 습식 세정 공정을 통해 도전성 구조체 사이에 에어 갭을 형성하는 경우, 서로 다른 도전성 물질의 접합 구조가 전해질 상에 있게 되어 도전성 구조체의 막질에 갈바닉 부식이 발생한다. 따라서 일부 실시예들에서, 기판(101)의 상면(102)을 측정 기준으로 할 때에, 상기 습식 세정 공정에 의해 제거되는 상기 제1 절연 스페이서(133A’)의 상면의 레벨(D1)은 상기 제1 도전성 구조체(BL) 및 제2 도전성 구조체(CP) 내의 서로 다른 도전성 물질들의 접합 계면이 갖는 각각의 레벨(D2, D3)보다 높을 수 있다. 이 경우, 부산물 발생이 적어 좁고 깊은 에어 갭을 형성할 수 있다.
이 후, 도 2f 내지 도 2h와 동일한 후속 공정을 진행하여 에어 갭을 포함하는 반도체 소자를 제조할 수 있다. 즉, 도 2f 및 도 6을 참조하면, 상기 습식 세정 공정에서 사용되었던 세정 용액(150C) 중 잔류 용액 및 상기 습식 세정 공정 결과 발생한 부산물을 제거하기 위해 퍼지 공정을 실시한다(도 3의 S25 단계). 이 후 도 2g 내지 도 2h에서의 건식 세정 단계(도 3의 S26단계), 퍼지 단계(도 3의 S27단계), 및 상기 건식 세정 단계의 반복 수행 여부를 판단하는 단계(도 3의 S28)를 거쳐, 상기 반도체 소자(100, 200)와 유사한 구조를 형성할 수 있다.
도 7은 본 발명의 기술적 사상에 의한 실시예들에 따른 반도체 소자의 제조 방법(4)을 설명하기 위한 플로차트이다.
도 7을 참조하면, 기판에 활성 영역을 정의 하는 소자 분리막을 형성한다(S31). 상기 활성 영역과 연결되는 도전성 구조체를 형성하고(S32), 상기 도전성 구조체 측벽에 상기 소자 분리막과 연결되는 절연 스페이서를 형성한다(S33). 이것은 이 후에 상기 소자 분리막 내에 에어 갭을 형성할 때에, 상기 절연 스페이서를 통로로 하여 상기 절연 스페이서 및 상기 소자 분리막을 차례로 세정하기 위함이다. 이 후, 1차 건식 세정 공정 및 퍼지 공정을 반복 수행하여 상기 절연 스페이서를 전부 제거하고 상기 절연 스페이서가 차지하던 공간에 제1 에어 갭을 형성한다(S34). 그리고 2차 건식 세정 공정 및 퍼지 공정을 반복 수행하여 상기 소자 분리막을 일부 제거하고 상기 제1 에어 갭과 연통되는 제2 에어 갭을 형성한다(S35). 이 후, 상기 건식 세정 결과 잔류하는 반응물 및 부산물을 제거하는 퍼지 공정(S36)을 실시할 수 있고, 형성된 상기 에어 갭이 목적하는 너비 또는 깊이인지 판단하여(S37), 목적하는 너비 또는 깊이에 도달할 때까지 건식 세정 공정과(S35) 및 퍼지 공정(S36)을 반복하여 수행하여 에어 갭을 포함하는 반도체 소자를 제조할 수 있다.
도 8a 내지 도 8c는 본 발명의 기술적 사상에 의한 실시예들에 따른 반도체 소자의 제조 방법(4)을 설명하기 위한 단면도들이다.
도 8a를 참조하면, 도 2a 및 도 2b와 동일한 공정 단계를 거친 결과물(도7의 S31 및 S32 단계)의 제1 도전성 구조체(BL)의 측벽에 제1 절연 스페이서(132), 제2 절연 스페이서(134), 및 제3 절연 스페이서(136)를 형성한다(도 7의 S33 단계). 전술한 반도체 소자의 제조 방법(1, 2, 3)과는 달리, 상기 제1 도전성 구조체(BL)가 형성된 결과물 전면에 절연라이너를 형성하지 않고, 상기 제1 도전성 구조체(BL)의 측벽에만 상기 스페이서들(132, 134, 136)이 형성되도록 한다. 모든 스페이서들(132, 134, 136)은 상기 반도체 기판(101)의 상면(102)보다 낮은 레벨로 연장되어 상기 소자 분리막(112)과 연결되어 있다.
도 8a에서는 상기 스페이서들(132, 134, 136) 모두가 소자 분리막(112)과 연결되어 있는 것으로 도시하였으나, 본 발명의 기술적 사상이 이에 한정되는 것은 아니다. 일부 실시예들에서, 상기 절연 스페이서들(132, 134, 136) 중 적어도 하나가 상기 소자분리막(112)과 연결되도록 반도체 소자를 제조할 수 있다. 이 경우 상기 소자분리막(112)과 연결되는 절연 스페이서는 상기 소자분리막과 동일한 물질을 포함할 수 있다. 상기 소자분리막과 상기 절연 스페이서들(132, 134, 136)을 이루는 물질에 관해서는 전술한 바와 같다. 일부 실시예들에서, 상기 제1 절연 스페이서(132), 제2 절연 스페이서(134), 및 제3 절연 스페이서(136) 각각은 실리콘 산화막, 실리콘 질화막, 실리콘 니트라이드 중 적어도 하나를 포함할 수 있다. 일부 실시예들에서, 상기 제1 절연 스페이서(132)는 질화막을 포함하고, 상기 제2 절연 스페이서(134)는 산화막을 포함하고, 상기 제3 절연 스페이서(136)는 질화막을 포함하는 구조일 수 있다.
도 8a에서는 상기 제1 도전성 구조체(BL)의 측벽이 삼중층의 절연 스페이서(132, 134, 136)로 덮여있는 것으로 도시하였으나, 본 발명의 기술적 사상이 이에 한정되는 것은 아니다. 일부 실시예들에서, 상기 제1 도전성 구조체(BL)는 단일층 또는 이중층을 포함한 복수의 절연 스페이서로 덮힐 수 있고, 이 중 적어도 하나의 절연 스페이서는 상기 소자분리막(112)과 연결될 수 있다.
도 8b를 참조하면, 복수의 제1 도전성 구조체(BL) 각각의 사이의 공간에 복수의 베리드 콘택(140)을 형성한다. 상기 제1 도전성 구조체(BL) 및 상기 복수의 베리드 콘택(140)이 형성된 결과물 전면에 제5 도전층(143A)을 형성한다. 베리드 콘택(140)을 형성하는 자세한 설명은 전술한 바와 같다. 상기 베리드 콘택(140)의 상부에는 금속 실리사이드막(141)이 형성될 수 있다.
상기 베리드 콘택(140)을 형성한 후, 도 8a의 제2 절연 스페이서(134)의 일부를 노출시키면서 상기 베리드 콘택(140)이 연결되는 랜딩 패드(143B)를 형성할 수 있도록 도 8a의 결과물을 식각한다. 그 결과, 도 8a의 제5 도전층(143A)는 식각되어 랜딩 패드(143B)를 형성하고, 도 8a의 상기 제2 절연 스페이서(134)도 식각되어 그 상면이 외부로 노출된다.
이 후, 제3 세정 가스(150D)를 이용하는 1차 건식 세정 공정 및 퍼지 공정을 반복 수행할 수 있다. 이에 의해 도 8a의 상기 제2 절연 스페이서(134)를 전부 제거하여, 도 8a의 상기 제2 절연 스페이서(134)가 차지하던 공간에 제1 에어 갭(AG3)을 형성한다(도 7의 S34 단계). 상기 제1 에어 갭(AG3)에 의해 상기 소자 분리막(112)의 상면 일부가 노출되어 있다.
도 8c를 참조하면, 세정 가스(미도시)를 이용하는 2차 건식 세정 공정 및 퍼지 공정을 반복 수행하여 상기 제1 에어 갭(AG3)에 의해 노출된 상기 소자 분리막(112)를 일부 제거하여 상기 제1 에어 갭(AG3) 과 연통되는 제2 에어 갭(AG4)을 형성한다(도 7의 S35 단계). 즉, 상기 제1 에어 갭(AG3)을 통로로 하여 세정 가스가 상기 소자분리막(112)에 도달하고, 상기 소자분리막(112)은 상기 세정 가스와 반응하여 제거되어 제2 에어 갭(AG4)을 형성할 수 있다.
후속 공정은 전술한 바와 유사하다. 제3 절연층(161)이 랜딩 패드(143B)를 한정하고 상기 에어갭(AG3)의 입구를 덮도록 형성된다. 이 때에, 상기 에어 갭(AG3)의 너비는 매우 작기 때문에, 상기 제3 절연층(161)은 상기 에어 갭(AG3)의 입구만을 막을 뿐 에어 갭(AG3) 내에 침투하지 않는다. 상기 랜딩 패드(143B)는 커패시터(170)의 하부 전극(171)에 연결된다.
이와 같은 도 2a 및 도 2b, 및 도 8a 내지 도 8c의 공정 단계에 따라 에어 갭을 포함하는 반도체 소자(300)를 제조할 수 있다.
도 9는 본 발명의 기술적 사상에 의한 실시예들에 따른 반도체 소자의 제조 방법(5)을 설명하기 위한 플로차트이다.
도 9를 참조하면, 도 7의 반도체 소자의 제조 방법(4)과 유사하나, 2차 건식 세정 공정에서 소자분리막의 전부를 제거하여 에어 갭을 형성하는 점에 차이가 있다.
이에 따르면, 기판에 소자 분리막을 형성하고(S31), 상기 활성 영역 상에 도전성 구조체를 형성하고(S32), 상기 도전성 구조체 측벽에 상기 소자 분리막과 연결되는 절연 스페이서를 형성한다(S33). 이 후, 1차 건식 세정 공정 및 퍼지 공정을 반복 수행하여 상기 절연 스페이서를 전부 제거하여 제1 에어 갭을 형성한다(S34). 그리고 상기 제1 에어 갭에 노출되어 있는 상기 소자 분리막을 2차 건식 세정 공정 및 퍼지 공정을 반복 수행하여 전부 제거하고 상기 제1 에어 갭과 연통되는 제2 에어 갭을 형성한다(S35’). 이 후, 퍼지 공정(S36)을 실시할 수 있고, 상기 에어 갭이 목적하는 목적하는 너비 또는 깊이에 도달할 때까지 건식 세정 공정과(S35) 및 퍼지 공정(S36)을 반복하여 수행할 수 있다(S37).
도 10은 본 발명의 기술적 사상에 의한 실시예들에 따른 반도체 소자(400)의 제조 방법(5)을 설명하기 위한 단면도이다.
도 10을 참조하면, 도 2a, 도 2b, 및 도 8a 와 동일한 공정 단계를 거친 결과물에서, 도 8b와는 달리 상기 소자분리막(112)의 잔부 전부를 제거하는 2차 건식 세정 공정을 실시하여 에어 갭(AG5)을 형성할 수 있다(도 9의 S35 단계). 도 8a 내지 도 8c에 의한 반도체 소자의 제조 방법(4)에서 소자 분리막(112)의 잔류 부분 중 일부를 제거하여 에어 갭(AG4)을 형성하는 것과는 달리, 본 실시예에서는 소자 분리막(112)의 잔류 부분 중 전부를 제거하여 에어 갭(AG5)을 형성하는 차이점이 있다. 이에 따라, 상기 반도체 소자의 제조 방법(4)에서의 2차 건식 세정 공정을 수행하는 시간보다 상기 반도체 소자의 제조 방법(5)에서의 2차 건식 세정 공정을 수행하는 시간은 더 길 수 있다. 이 경우, 부산물에 의해 에어 갭의 형성이 방해받는 효과를 감소시키기 위하여 고온 및/또는 고진공 조건하에서 공정을 진행할 수 있다. 이러한 제조 단계의 차이는 공정 시간과 목적하는 에어 갭의 크기 등의 필요성에 의해 선택될 수 있다.
상기 에어 갭(AG)을 형성한 후에는 전술한 바와 동일한 단계에 따라 반도체 소자(400)를 제조할 수 있다. 즉, 랜딩 패드(143B)를 한정하는 제3 절연층(161)이 상기 제1 에어 갭(AG3)의 입구를 덮도록 형성된다. 상기 랜딩 패드(143B)는 커패시터(170)의 하부 전극(171)에 연결된다.
도 11a 및 도 11b는 각각 일반적인 반도체 소자의 제조 방법에 따라 형성된 에어 갭과 본 발명의 기술적 사상에 따라 형성된 에어 갭의 단면도이다. 도 11a 및 도 11b를 참조하면,
도 11a를 참조하면, 폴리실리콘(201), 금속 실리사이드(203), 및 금속(205)이 아래에서부터 차례로 적층된 구조의 도전성 구조체가 나타나 있다. 상기 적층 구조에 습식 세정 처리를 한 경우, 금속 실리사이드가 기준 식각량보다 수백배 이상의 수준으로 식각되어 적층 구조가 손상된 것을 확인할 수 있다.
도 11b를 참조하면, 도 11a와 마찬가지로, 폴리실리콘(211), 금속 실리사이드(213), 및 금속(215)이 아래에서부터 차례로 적층된 구조의 도전성 구조체가 나타나 있다. 그러나 도 11a에서와는 달리 상기 적층 구조에 건식 세정 처리를 반복 수행한 경우, 기준 식각 시간의 10배의 시간을 주어도 적층 구조의 손상이 없는 것을 확인할 수 있다. 따라서, 서로 다른 도전성 물질이 접합된 구조를 갖는 도전성 구조체와 인접한 곳의 물질층을 제거하려 할 때에, 본 발명의 기술적 사상에 따라 건식 세정과 퍼지를 반복 수행하면 상기 도전성 구조체의 손상없이 물질층을 충분히 제거할 수 있다.
도 2a 내지 도 2h, 도 4, 도 6, 도 8a 내지 도 8c, 도 10에서는 상기 제1 도전성 구조체는 비트라인, 상기 제2 도전성 구조체는 베리드 콘택, 및 상기 제1 도전성 구조체 및 상기 제2 도전성 구조체 사이에 개재된 절연막이 제1 도전성 수조체 측벽에 형성된 절연 스페이서이고, 상기 절연 스페이서 위치에 에어 갭이 형성되는 것으로 도시하였으나, 본 발명의 기술적 사상이 이에 한정되는 것은 아니다. 도시되지는 않았으나, 상기 제1 절연층(114)상에는 상기 활성영역(110)과 오버랩되는 워드라인이 형성될 수 있다. 일부 실시예들에서, 상기 제1 도전성 구조체는 상기 워드라인이고, 상기 제2 도전성 구조체는 상기 기판이고, 상기 제1 도전성 구조체 및 상기 제2 도전성 구조체 사이에 형성되는 절연막은 워드 라인과 상기 기판(101) 사이에 개재되는 상기 제1 절연층(114)일 수 있다. 이에 따라, 상기 제1 절연층(114)에 에어 갭이 형성될 수 있다. 일부 실시예들에서, 상기 워드 라인은 상기 기판(101) 하부에 형성되는 매립 워드 라인일 수 있고, 상기 기판(101)과 매립 워드 라인 사이에 개재되는 게이트 유전막에 상기 반도체 소자의 제조 방법에 의한 에어 갭이 형성될 수 있다.
또한, 도 2a 내지 도 2h, 도 4, 도 6, 도 8a 내지 도 8c, 도 10에서는 메모리 반도체 소자의 도전성 구조체 사이에 형성되는 반도체 소자의 제조 방법을 도시하였으나, 본 발명의 기술적 사상이 이에 한정되는 것은 아니다. 일부 실시예들에서, 본 발명의 기술적 사상은 비메모리 반도체 소자의 도전성 구조체 사이의 에어 갭을 형성하는 경우에도 적용될 수 있다.
도 12는 본 발명의 기술적 사상에 의해 형성된 에어 갭을 갖는 반도체 소자(100, 200, 300, 400)를 포함하는 시스템(1000)이다.
도 12를 참조하면, 시스템(1000)은 제어기(1010), 입/출력 장치(1020), 기억 장치(1030), 및 인터페이스(1040)를 포함한다. 상기 시스템(1000)은 모바일 시스템 또는 정보를 전송하거나 전송받는 시스템일 수 있다. 일부 실시예에서, 상기 모바일 시스템은 PDA, 휴대용 컴퓨터 (portable computer), 웹 타블렛 (web tablet), 무선 폰 (wireless phone), 모바일 폰 (mobile phone), 디지털 뮤직 플레이어 (digital music player) 또는 메모리 카드 (memory card)이다. 제어기(1010)는 시스템(1000)에서의 실행 프로그램을 제어하기 위한 것으로, 마이크로프로세서 (microprocessor), 디지털 신호 처리기 (digital signal processor), 마이크로콘트롤러 (microcontroller), 또는 이와 유사한 장치로 이루어질 수 있다.
입/출력 장치(1020)는 시스템(1000)의 데이터를 입력 또는 출력하는데 이용될 수 있다. 시스템(1000)은 입/출력 장치(1020)를 이용하여 외부 장치, 예컨대 개인용 컴퓨터 또는 네트워크에 연결되고, 외부 장치와 서로 데이터를 교환할 수 있다. 입/출력 장치(1020)는, 예를 들면 키패드 (keypad), 키보드 (keyboard), 또는 표시장치 (display)일 수 있다.
기억 장치(1030)는 제어기(1010)의 동작을 위한 코드 및/또는 데이터를 저장하거나, 제어기(1010)에서 처리된 데이터를 저장할 수 있다. 상기 기억 장치(1030)는 본 발명의 기술적 사상에 의한 실시예들에 따른 에어 갭을 갖는 반도체 소자(100, 200, 300, 400)를 포함한다. 예를 들면, 상기 기억 장치(1030)는 도 8 내지 도 10을 참조하여 설명한 반도체 소자(100, 200, 300, 400) 중 적어도 하나의 반도체 소자를 포함한다.
인터페이스(1040)는 상기 시스템(1000)과 외부의 다른 장치 사이의 데이터 전송 통로일 수 있다. 제어기(1010), 입/출력 장치(1020), 기억 장치(1030), 및 인터페이스(1040)는 버스(1050)를 통해 서로 통신할 수 있다. 상기 시스템(1000)은 모바일 폰 (mobile phone), MP3 플레이어, 네비게이션 (navigation), 휴대용 멀티미디어 재생기 (portable multimedia player, PMP), 고상 디스크 (solid state disk; SSD), 또는 가전 제품 (household appliances)에 이용될 수 있다.
도 13은 본 발명의 기술적 사상에 의해 형성된 에어 갭을 갖는 반도체 소자(100, 200, 300)를 포함하는 메모리 카드(1100)이다.
도 13을 참조하면, 메모리 카드(1100)는 기억 장치(1110) 및 메모리 제어기(1120)를 포함한다.
기억 장치(1110)는 데이터를 저장할 수 있다. 일부 실시예들에서, 상기 기억 장치(1110)는 전원 공급이 중단되어도 저장된 데이터를 그대로 유지할 수 있는 비휘발성 특성을 가질 수 있다. 기억 장치(1110)는 본 발명의 기술적 사상에 의한 실시예들에 따른 반도체 소자를 포함한다. 예를 들면, 상기 기억 장치(1110)는 도 8 내지 도 10을 참조하여 설명한 반도체 소자(100, 200, 300, 400) 중 적어도 하나의 반도체 소자를 포함한다.
메모리 제어기(1120)는 호스트(1130)의 읽기/쓰기 요청에 응답하여 상기 기억 장치(1110)에 저장된 데이터를 읽거나, 기억 장치(1110)의 데이터를 저장할 수 있다. 메모리 제어기(1120)는 본 발명의 기술적 사상에 의한 실시예들에 따른 반도체 소자를 포함한다. 예를 들면, 상기 메모리 제어기(1120)는 도 8 내지 도 10을 참조하여 설명한 반도체 소자(100, 200, 300, 400) 중 적어도 하나의 반도체 소자를 포함한다.
이상, 본 발명을 바람직한 실시예를 들어 상세하게 설명하였으나, 본 발명은 상기 실시예에 한정되지 않고, 본 발명의 기술적 사상 및 범위 내에서 당 분야에서 통상의 지식을 가진 자에 의하여 여러 가지 변형 및 변경이 가능하다.
101: 기판, 110: 활성 영역, 112: 소자 분리막, 114: 제1 절연층, BL: 제1 도전성 구조체, 121A: 제1 도전층, 121B: 제2 도전층, 123: 제3 도전층, 125: 제4 도전층, 127: 캡핑층, 129: 절연막, 131: 절연라이너, 133: 제1 절연 스페이서, 135: 제2 절연 스페이서, 150A, 150B, 150D: 세정 가스, 150C: 세정 용액, AG0, AG0': 에어 갭 입구, AG1, AG2, AG3, AG4, AG5: 에어 갭, CP: 제2 도전성 구조체, 140: 베리드 콘택, 141: 금속 실리사이드, 143A: 제5 도전층, 143B: 랜딩 패드, 161: 제3 절연층, 170: 커패시터

Claims (10)

  1. 기판 상에 제1 도전성 구조체를 형성하는 단계;
    상기 제1 도전성 구조체 측벽에 절연막을 형성하는 단계;
    상기 절연막을 사이에 두고 상기 제1 도전성 구조체와 이격된 곳에 제2 도전성 구조체를 형성하는 단계;
    1차 건식 세정(dry cleaning) 공정을 실시하여 상기 절연막의 일부를 제거하는 단계;
    퍼지(purge) 공정을 실시하여 상기 1차 건식 세정 공정에서 사용한 반응물 또는 상기 1차 건식 세정 공정 결과 발생한 부산물을 제거하는 단계; 및
    2차 건식 세정 공정을 실시하여 상기 절연막의 잔부 중 일부 또는 전부를 제거하여 상기 제1 도전성 구조체 및 상기 제2 도전성 구조체 사이에 에어 갭을 형성하는 단계;를 포함하는 것을 특징으로 하는 반도체 소자의 제조 방법.
  2. 제1 항에 있어서, 상기 2차 건식 세정 공정에서 상기 절연막의 잔부 중 일부만이 제거되고, 상기 에어 갭이 목적하는 너비 또는 깊이가 될 때까지 상기 2차 건식 세정 공정 및 상기 퍼지 공정을 반복 수행하는 것을 특징으로 하는 반도체 소자의 제조 방법.
  3. 제1 항에 있어서, 상기 제1 도전성 구조체 및 상기 제2 도전성 구조체 중 적어도 하나는 서로 다른 도전성 물질들이 접합된 구조를 포함하는 것을 특징으로 하는 반도체 소자의 제조 방법.
  4. 제1 항에 있어서, 상기 제1 도전성 구조체는 비트라인이고 상기 제2 도전성 구조체는 베리드 콘택인 것을 특징으로 하는 반도체 소자의 제조 방법.
  5. 제4 항에 있어서, 상기 베리드 콘택의 형성 단계 이후 상기 비트라인 및 상기 베리드 콘택과 상기 절연막의 일부가 노출되도록 랜딩 패드 패턴을 형성하는 단계를 더 포함하고,
    상기 1차 건식 세정 단계 및 상기 2차 건식 세정 단계는 상기 랜딩 패드 패턴을 형성한 후에 실시하는 것을 특징으로 하는 반도체 소자의 제조 방법.
  6. 제1 항에 있어서, 상기 1차 건식 세정 공정 또는 상기 2차 건식 세정 공정에 사용되는 가스는 플라즈마리스 가스(plasma-less gas)인 것을 특징으로 하는 반도체 소자의 제조 방법.
  7. 제1 항에 있어서, 상기 1차 건식 세정 공정 또는 상기 2차 건식 세정 공정 중 적어도 하나에서 사용되는 가스는 비활성 가스를 더 포함하는 것을 특징으로 하는 반도체 소자의 제조 방법.
  8. 제1 항에 있어서, 상기 1차 건식 세정 공정 전에 습식 세정 공정(wet cleaning)을 실시하여 상기 절연막의 일부를 제거하는 단계를 더 포함하는 것을 특징으로 하는 반도체 소자의 제조 방법.
  9. 기판에 활성 영역을 정의하는 소자 분리막을 형성하는 단계;
    상기 활성 영역과 연결되는 도전성 구조체를 형성하는 단계;
    상기 도전성 구조체 측벽에 상기 소자 분리막과 연결되는 절연막을 형성하는 단계;
    1차 건식 세정 공정 및 퍼지 공정을 반복 수행하여 상기 절연막을 제거하고 제1 에어 갭을 형성하는 단계;
    2차 건식 세정 공정 및 퍼지 공정을 반복 수행하여 상기 소자 분리막을 제거하고 상기 제1 에어 갭과 연통되는 제2 에어 갭을 형성하는 단계;를 포함하는 것을 특징으로 하는 반도체 소자의 제조 방법.
  10. 제9 항에 있어서, 상기 절연막과 상기 소자 분리막은 동일한 물질로 이루어진 것을 특징으로 하는 반도체 소자의 제조 방법.
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