CN105336590A - 一种半导体器件及其制作方法和电子装置 - Google Patents
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Abstract
本发明公开了一种半导体器件及其制作方法和电子装置，在半导体衬底上形成有硬掩膜层；刻蚀所述硬掩膜层和所述半导体衬底，以形成浅沟槽；在所述浅沟槽中填充隔离材料层；去除所述硬掩膜层；在露出的所述半导体衬底上形成隧穿氧化物层；在所述半导体衬底上形成第一浮置栅极材料层；执行平坦化工艺；采用外延生长工艺在所述第一浮置栅极材料层上形成宽度大于所述第一浮置栅极材料层的第二浮置栅极材料层；在所述半导体衬底上依次形成介电层和控制栅极材料层。根据本发明的制作方法提供了良好的工艺窗口用于浅沟槽隔离结构氧化物层和浮置栅极多晶硅的形成。
Description
技术领域
本发明涉及半导体制造工艺，尤其涉及一种嵌入式闪存及其制作方法。
背景技术
存储器用于存储大量数字信息，最近的调查显示，在世界范围内，存储器芯片大约占了半导体交易的30％，多年来，工艺技术的进步和市场需求催生越来越多高密度的各种类型存储器。
随机存储器，例如DRAM与SRAM(静态随机存储器)在使用过程中存在掉电后存储数据丢失的问题。为了克服这个问题，人们已经设计并开发了多种非易失性存储器。最近，基于浮栅概念的闪存，由于其具有小的单元尺寸和良好的工作性能已成为最通用的非易失性存储器。
闪存存储器即FLASH，其成为非易失性半导体存储技术的主流，在各种各样的FLASH器件中，嵌入式闪存是片上系统(SOC)的一种，在一片集成电路内同时集成逻辑电路模块和闪存电路模块，在智能卡、微控制器等产品中有广泛的用途。在嵌入逻辑电路的闪存存储器技术逐渐成熟、存储速度不断加快、成本逐渐下降的发展过程中，人们开始对其制作方法提出了新的要求。
嵌入式闪存存储器面临着平衡闪存电路模块和逻辑电路模块不同要求的挑战。较高的耦合率有利于嵌入式闪存存储器具有良好的性能，耦合率随着ONO介电层(隧穿氧化物层)长度比例的增加而变化。在固定的倾斜关键尺寸的条件下，在形成浅沟槽隔离结构氧化物和浮置栅极时要求没有空洞的形成，而关键尺寸和填充的纵横比决定浅沟槽隔离结构氧化物和浮置栅极中空洞的形成。较大的有源区的关键尺寸将引起浅沟槽隔离结构沉积时空洞的形成。通常采用自对准方法形成浮置栅极代替在有源区上形成氮化硅层，较小的有源区的关键尺寸将引起浮置栅极填充时空洞的形成。
目前，为了增大耦合比，采用湿法清洗工艺得到所需的浮置栅极宽度：在去除氮化硅层之后采用湿法刻蚀去除较多的氧化物层以扩大浮置栅极的宽度。这将导致隧穿氧化物层的厚度严重不均匀，有源区边缘的隧穿氧化物层的厚度比有源区中部的隧穿氧化物层的厚度薄。
因此，需要一种新的制作嵌入式闪存存储器的方法，以解决现有技术中的问题。
发明内容
在发明内容部分中引入了一系列简化形式的概念，这将在具体实施方式部分中进一步详细说明。本发明的发明内容部分并不意味着要试图限定出所要求保护的技术方案的关键特征和必要技术特征，更不意味着试图确定所要求保护的技术方案的保护范围。
为了解决现有技术中存在的问题，本发明实施例一提出一种半导体器件的制作方法，包括：提供半导体衬底，在所述半导体衬底上形成有硬掩膜层；刻蚀所述硬掩膜层和所述半导体衬底，以形成浅沟槽；在所述浅沟槽中填充隔离材料层，所述隔离材料层的表面与所述硬掩膜的表面齐平；去除所述硬掩膜层，以露出所述半导体衬底；在露出的所述半导体衬底上形成隧穿氧化物层；在所述半导体衬底上形成第一浮置栅极材料层，所述第一浮置栅极材料层覆盖所述隔离材料层和所述隧穿氧化物层；执行平坦化工艺，以露出所述隔离材料层；采用外延生长工艺在所述第一浮置栅极材料层上形成宽度大于所述第一浮置栅极材料层的第二浮置栅极材料层，以形成浮置栅极；在所述半导体衬底上依次形成介电层和控制栅极材料层。
可选地，所述浮置栅极为T型结构浮置栅极。
可选地，所述T型结构浮置栅极的底部宽度为50nm至75nm，所述T型结构浮置栅极的顶部宽度为60nm至110nm。
可选地，执行所述平坦化工艺后，所述隔离材料层高出所述半导体衬底表面的高度为60埃至300埃。
可选地，所述硬掩膜层包括氮化物层和氧化物层，采用热磷酸去除所述氮化物层，采用稀释的氢氟酸湿法清洗去除所述氧化物层。
可选地，所述第一浮置栅极材料层的厚度为300埃至600埃。
可选地，在执行所述平坦化工艺之后所述第一浮置栅极材料层的厚度为150埃至450埃。
可选地，采用所述外延生长工艺形成的所述第二浮置栅极材料层的厚度为100埃至400埃，所述浮置栅极的厚度为400埃至800埃。
可选地，所述浮置栅极的材料包括多晶硅。
可选地，采用炉管工艺形成所述隧穿氧化物层，所述隧穿氧化物层的厚度范围为40埃至180埃。
本发明实施例二提出一种半导体器件，所述半导体器件包括T型结构浮置栅极。
可选地，所述T型结构浮置栅极的底部宽度为50nm至75nm，所述T型结构浮置栅极的顶部宽度为60nm至110nm。
本发明实施例三提出一种电子装置，其包括如上所述的半导体器件。
综上所述，根据本发明的制作方法提供了良好的工艺窗口用于浅沟槽隔离结构氧化物层和浮置栅极多晶硅的形成；良好地控制了浮置栅极的轮廓；浮置栅极的物理轮廓有利于提高器件耦合率；在有源区和控制栅极之间具有较好的击穿电压。
附图说明
本发明的下列附图在此作为本发明的一部分用于理解本发明。附图中示出了本发明的实施例及其描述，用来解释本发明的原理。在附图中，
图1A-1G为一种制作嵌入式闪存器件结构的相关步骤所获得的器件的结构示意图；
图2A-2G为根据本发明一个实施方式制作嵌入式闪存器件结构的相关步骤所获得的器件的结构示意图；
图3为根据本发明一个实施方式制作嵌入式闪存器件结构的工艺流程图。
具体实施方式
在下文的描述中，给出了大量具体的细节以便提供对本发明更为彻底的理解。然而，对于本领域技术人员来说显而易见的是，本发明可以无需一个或多个这些细节而得以实施。在其他的例子中，为了避免与本发明发生混淆，对于本领域公知的一些技术特征未进行描述。
为了彻底了解本发明，将在下列的描述中提出详细的步骤，以便说明本发明是如何解决现有技术中的问题。显然本发明的较佳实施例详细的描述如下，然而去除这些详细描述外，本发明还可以具有其他实施方式。
应予以注意的是，这里所使用的术语仅是为了描述具体实施例，而非意图限制根据本发明的示例性实施例。如在这里所使用的，除非上下文另外明确指出，否则单数形式也意图包括复数形式。此外，还应当理解的是，当在本说明书中使用术语“包含”和/或“包括”时，其指明存在所述特征、整体、步骤、操作、元件和/或组件，但不排除存在或附加一个或多个其他特征、整体、步骤、操作、元件、组件和/或它们的组合。
现在，将参照附图更详细地描述根据本发明的示例性实施例。然而，这些示例性实施例可以多种不同的形式来实施，并且不应当被解释为只限于这里所阐述的实施例。应当理解的是，提供这些实施例是为了使得本发明的公开彻底且完整，并且将这些示例性实施例的构思充分传达给本领域普通技术人员。在附图中，为了清楚起见，夸大了层和区域的厚度，并且使用相同的附图标记表示相同的元件，因而将省略对它们的描述。
如图1A所示，在半导体衬底100上形成定义有源区和隔离区的硬掩膜层，硬掩膜层包括垫氧化物层101和垫氮化物层102，刻蚀硬掩膜层和半导体衬底100以形成沟槽，在所述沟槽中填充隔离材料层103。
如图1B所示，去除所述垫氮化物层102，以露出所述垫氧化物层101。
如图1C所示，在所述半导体衬底100上形成浮栅材料层104，所述浮栅材料层104覆盖所述垫氧化物层101和所述隔离材料层103。
如图1D所示，执行化学机械研磨(CMP)工艺以除去多余的所述浮栅材料层104，以使所述浮栅材料层104和所述隔离材料层103的顶部齐平，形成浮置栅极104。
如图1E所示，执行回刻蚀工艺去除部分的所述隔离材料层103形成沟槽105以露出所述浮栅材料层104的侧面。
如图1F所示，在所述半导体衬底100上形成介电层106，所述介电层106可以为ONO层，所述介电层106覆盖露出的隔离材料层103和所述浮栅材料层104的顶部以及侧面。
如图1G所示，在所述介电层106上形成控制栅极材料层107，以形成控制栅极107。
实施例一
下面将结合图2A-2G对本发明所述嵌入式闪存存储器的制作方法进行详细描述，图2A-2G为根据本发明的一个实施例制作嵌入式闪存的过程中存储器的结构截面图。
如图2A所示，提供半导体衬底200，在所述半导体的衬底200中形成有阱。
所述半导体衬底可以是以下所提到的材料中的至少一种：硅、绝缘体上硅(SOI)、绝缘体上层叠硅(SSOI)、绝缘体上层叠锗化硅(S-SiGeOI)、绝缘体上锗化硅(SiGeOI)以及绝缘体上锗(GeOI)等。作为示例，在本实施例中，半导体衬底的构成材料选用单晶硅。
所述半导体衬底200包括三个区域，分别为：用于形成逻辑电路栅极结构的第一区域，即逻辑电路区域；用以形成高压晶体管栅极结构的第二区域，即高压电路区域；用以形成选择晶体管的栅极结构以及存储单元栅极结构的第三区域，即闪存单元区域。需要说明的是，逻辑电路区域和高压电路区域在真实布局里都是位于外围电路区。
在本发明的一实例中，在半导体衬底中定义了存储单元区域、周边逻辑电路区域。在本发明中只对存储单元区域进行说明，其他区域在此就不详细描述。如图2A所示为具有存储单元区域的半导体衬底200。半导体衬底200具有有源区。
在半导体衬底200上形成硬掩膜层，所述硬掩膜层包括依次层叠的垫氧化物层201和氮化物层202，具体的，在垫氧化物层201上形成氮化物层202，氮化物层202的材料可选用氮化硅。通过STI光刻工艺在半导体衬底200上定义出浅沟槽和有源区。垫氧化物层201可以通过热氧化、化学气相沉积(CVD)或氧氮化工艺形成。垫氧化物层可以包括如下的任何传统电介质：SiO2、SiON、SiON2、以及包括钙钛矿型氧化物的其它类似氧化物。其中，垫氧化物层的材料可选用氧化硅，形成方式采用热氧化法。
在本发明的一具体实施例中，定义浅沟槽的方法为：在半导体衬底表面涂布光刻胶，对光刻胶进行曝光并显影，将预定义的图形转印到光刻胶上。然后以剩余的光刻胶为掩膜进行蚀刻，半导体衬底未被光刻胶覆盖的部分被依次刻蚀，刻蚀硬掩膜层(氮化物层202和氧化物层201)以及半导体衬底，形成浅沟槽，该浅沟槽的底部位于半导体衬底中。
接着，进行浅沟槽的填充，在所述浅沟槽内以及氮化硅层上沉积隔离材料层203，隔离材料层可选用氧化物层，例如二氧化硅层。在本发明的实施例中，采用HDP(高密度等离子)沉积工艺在所述浅沟槽内以及氮化物层上形成氧化物层，氧化物层的材料可选用二氧化硅，采用HDP-CVD(高密度等离子化学气相沉积)形成氧化物层，HDP-CVD工艺是在同一个反应腔室中同步地进行沉积与溅射反应，HDP-CVD工艺采用的反应气体包括SiH4和O2，以及溅射用的气体氢气和氦气。由于沉积和溅射工艺是同时进行的，通过调整SiH4和O2以及氢气和氦气的含量以使溅射沉积比为1:1。
示例性地，所述隔离材料层203中没有形成空洞。
需要说明的是，上述形成隔离材料层的方法均为示例性的，并不局限于所述方法，本领域其他方法只要能够实现所述目的，均可以应用于本发明，在此不再赘述。
对半导体衬底的隔离材料层进行平坦化处理，所述隔离材料层203的表面与所述氮化硅层202的表面平齐，具体的，去除位于氮化硅层202上的隔离材料层。
如图2B所示，去除氮化物层202，以完全露出氧化物层201，其中不需要回刻蚀去除较多的氧化物层。
在本发明一具体实施例中，刻蚀去除氮化硅层202，在半导体衬底200上依次形成底部抗反射涂层和光刻胶层，采用光刻工艺经曝光显影等步骤后形成图案化的光刻胶层。光刻胶层用于去除氮化硅层202。根据具有图案的光刻胶层刻蚀去除氮化硅层，以露出氧化物层201。采用灰化工艺去除底部抗反射涂层和图案化的光刻胶层。
既可以采用干蚀刻法也可以采用湿蚀刻法移除氮化硅层202。使用一干蚀刻制造工艺，例如以氟化硫(SF6)、氮及氯作为蚀刻剂且对氮化硅具有高选择性的选择性反应性离子蚀刻(RIE)制造工艺，进行回蚀刻制造工艺。传统干刻蚀工艺，例如反应离子刻蚀、离子束刻蚀、等离子刻蚀、激光烧蚀或者这些方法的任意组合。可以使用单一的刻蚀方法，或者也可以使用多于一个的刻蚀方法。在本发明一具体实施例中，采用湿法刻蚀去除氮化物层202，所述湿法刻蚀工艺的刻蚀剂包括热磷酸。
如图2C所示，去除半导体衬底200上的垫氧化物层201，以完全露出半导体衬底200。
在本发明一具体实施例中，刻蚀去除垫氧化物层201，以上述去除氮化硅层202的光刻胶层为掩膜刻蚀去除垫氧化物层201，去除垫氧化物层201的方法可以为湿法清洗，所述湿法清洗的反应剂包括稀释的氢氟酸，其可以在去除氧化物层201的同时使隔离材料层203变光滑，本领域的技术人员可以根据实际工艺需求进行选择，在此就不详细描述。
接着，在去除氧化物层201的空位处形成隧穿氧化层，所述隧穿氧化层的作用在于浮栅多晶硅层和半导体衬底隔离。可以采用本领域技术人员所习知的氧化工艺例如炉管工艺(Furnace)、快速热退火氧化(RTO，Rapidthermaloxide)、原位水蒸气氧化(ISSG)等形成隧穿氧化层和高电压区域氧化物层，所述隧穿氧化物层的厚度范围为40埃至180埃。
然后，在半导体衬底200上沉积形成浮栅材料层204，浮栅材料层的材料可选用多晶硅，所述浮栅材料层完全覆盖隔离材料层203和氧化物层201。所述浮栅材料层204的厚度为300埃至600埃。
在本发明中形成浮栅材料层的形成方法可选用低压化学气相淀积(LPCVD)工艺或者炉管工艺(Furnace)。形成所述多晶硅层的工艺条件包括：反应气体为硅烷(SiH4)，所述硅烷的流量范围可为100～200立方厘米/分钟(sccm)，如150sccm；反应腔内温度范围可为700～750摄氏度；反应腔内压力可为250～350毫毫米汞柱(mTorr)，如300mTorr；所述反应气体中还可包括缓冲气体，所述缓冲气体可为氦气(He)或氮气，所述氦气和氮气的流量范围可为5～20升/分钟(slm)，如8slm、10slm或15slm。
需要说明的是，上述形成浮栅材料层的方法均为示例性的，并不局限于所述方法，本领域其他方法只要能够实现所述目的，均可以应用于本发明，在此不再赘述。
接着，如图2D所示，对浮栅材料层204执行平坦化工艺，以露出所述隔离材料层203的顶部，以形成浮置栅极结构205，所述浮置栅极结构205的厚度为150埃至450埃。可选地，当暴露出浅沟槽隔离区域中的隔离材料层203的顶部之后，进行一定量的过抛光以保证工艺窗口则停止平坦化工艺，以形成浮栅结构。通过平坦化工艺处理浮栅材料层之后使填充形成在隧穿氧化层上隔离材料层203之间的浮栅结构205彼此分离。
可以使用半导体制造领域中常规的平坦化方法来实现表面的平坦化。该平坦化方法的非限制性实例包括机械平坦化方法和化学机械抛光平坦化方法。
示例性地，控制栅极多晶硅层到有源区之间的最终距离为a，该距离a比现有技术中控制栅极多晶硅层到有源区的距离长，并且提供了良好的击穿电压窗口。
示例性地，浅沟槽隔离结构氧化物层的厚度决定控制栅极多晶硅层到有源区的最终距离。
示例性地，平坦化工艺后所述浅沟槽隔离结构中隔离材料层205高出所述半导体衬底表面的的高度为60埃至300埃。
如图2E所示，采用外延生长工艺在浮置栅极结构205上外延生长形成宽度大于所述浮置栅极结构205的浮置栅极材料层，所述浮置栅极材料层的厚度为100埃至400埃，以形成浮置栅极206，其中，形成的所述浮置栅极206的厚度为400埃至800埃，所述浮置栅极206的横截面结构为“T”型，浮置栅极206的底部宽度为50nm至75nm，浮置栅极206的顶部宽度为60nm至110nm，部分的浮置栅极206位于隔离材料层203上，所述外延层为硅外延层。
所述硅外延层的沉积可以选用选择性的化学气相沉积(CVD)法、非选择性的化学气相沉积(CVD)法物理气相沉积(PVD)法或原子层沉积(ALD)法等形成的低压化学气相沉积(LPCVD)、激光烧蚀沉积(LAD)以及选择外延生长(SEG)中的一种。在本发明中优选化学气相沉积(CVD)法。
示例性地，所述浮栅结构206中没有形成空洞。
如图2F所示，在所述半导体衬底200上依次形成介电层207，所述介电层207可选用ONO(氧化物/氮化物/氧化物，oxide-nitride-oxide)介电层。具体的，介电层207可以为氧化物-氮化物-氧化物总共三层ONO三明治结构，本领域的技术人员应当理解的是，介电层207也可以为一层氮化物、或者一层氧化物、或者一层氮化物上形成一层氧化物等绝缘结构。可以使用包括但不限于：低压化学气相沉积方法、化学气相沉积方法和物理汽相沉积方法的方法形成介电层207。
需要说明的是，上述形成介电层的方法均为示例性的，并不局限于所述方法，本领域其他方法只要能够实现所述目的，均可以应用于本发明，在此不再赘述。
示例性地，所述介电层207位于浮置栅极侧壁处的高度和所述浮栅外延层的厚度相同，因此在所述存储单元区域(Dense)和周边逻辑电路区域(ISO)之间不会产生负载效应。
如图2G所示，在所述介电层207上形成控制栅极材料层208，控制栅极材料层208的材料可选用多晶硅。
多晶硅的形成方法可选用低压化学气相淀积(LPCVD)工艺。形成所述多晶硅的工艺条件包括：反应气体为硅烷(SiH4)，所述硅烷的流量范围可为100～200立方厘米/分钟(sccm)，如150sccm；反应腔内温度范围可为700～750摄氏度；反应腔内压力可为250～350毫毫米汞柱(mTorr)，如300mTorr；所述反应气体中还可包括缓冲气体，所述缓冲气体可为氦气或氮气，所述氦气和氮气的流量范围可为5～20升/分钟(slm)，如8slm、10slm或15slm。
需要说明的是，上述形成控制栅极材料层的方法均为示例性的，并不局限于所述方法，本领域其他方法只要能够实现所述目的，均可以应用于本发明，在此不再赘述。
示例性地，在具有相同耦合率的条件下，控制栅极多晶硅层到有源区的距离较长，如图2G所示，从而，提供了良好的击穿电压窗口。
参照图3，其中示出了为根据本发明一个实施方式制作嵌入式闪存的工艺流程图。用于简要示出整个制造工艺的流程。
在步骤301中，提供半导体衬底，在所述半导体衬底上形成有氧化物层和氮化物层，在所述半导体衬底上形成浅沟槽，在所述浅沟槽中填充隔离材料层，所述隔离材料层和所述氮化物层齐平；
在步骤302中，去除所述氮化物层和氧化物层以露出所述半导体衬底，在露出的所述半导体衬底上形成隧穿氧化物层；
在步骤303中，在所述半导体衬底上形成浮置栅极材料层；
在步骤304中，执行平坦化工艺，以露出所述隔离材料层；
在步骤305中，在所述浮置栅极材料层上外延生长浮置栅极外延层，以形成浮置栅极；
在步骤306中，在所述半导体衬底上形成介电层；
在步骤307中，在所述介电层上形成控制栅极材料层。
综上所述，根据本发明的制作方法提供了良好的工艺窗口用于浅沟槽隔离结构氧化物层和浮置栅极多晶硅的形成；良好地控制了浮置栅极的轮廓；浮置栅极的物理轮廓有利于提高器件耦合率；在有源区和控制栅极之间具有较好的击穿电压。
实施例二
根据本发明的制作方法还提出了一种半导体器件，所述半导体器件包括具有T型结构的浮置栅极。
示例性地，所述浮置栅极的底部宽度为50nm至75nm，所述浮置栅极的顶部宽度为60nm至110nm。
实施例三
本发明实施例提供一种电子装置，其包括半导体器件。其中，半导体器件实施例二所述的半导体器件，或根据实施例一所述的半导体器件的制造方法制造的半导体器件。
本实施例的电子装置，可以是手机、平板电脑、笔记本电脑、上网本、游戏机、电视机、VCD、DVD、导航仪、照相机、摄像机、录音笔、MP3、MP4、PSP等任何电子产品或设备，也可为任何包括半导体器件的中间产品。本发明实施例的电子装置，由于使用了上述的半导体器件，因而具有更好的性能。
本发明已经通过上述实施例进行了说明，但应当理解的是，上述实施例只是用于举例和说明的目的，而非意在将本发明限制于所描述的实施例范围内。此外本领域技术人员可以理解的是，本发明并不局限于上述实施例，根据本发明还可以做出更多种的变型和修改，这些变型和修改均落在本发明所要求保护的范围以内。
Claims (13)
1.一种半导体器件的制作方法，包括：
提供半导体衬底，
在所述半导体衬底上形成有硬掩膜层；
刻蚀所述硬掩膜层和所述半导体衬底，以形成浅沟槽；
在所述浅沟槽中填充隔离材料层，所述隔离材料层的表面与所述硬掩膜的表面齐平；
去除所述硬掩膜层，以露出所述半导体衬底；
在露出的所述半导体衬底上形成隧穿氧化物层；
在所述半导体衬底上形成第一浮置栅极材料层，所述第一浮置栅极材料层覆盖所述隔离材料层和所述隧穿氧化物层；
执行平坦化工艺，以露出所述隔离材料层；
采用外延生长工艺在所述第一浮置栅极材料层上形成宽度大于所述第一浮置栅极材料层的第二浮置栅极材料层，以形成浮置栅极；
在所述半导体衬底上依次形成介电层和控制栅极材料层。
2.如权利要求1所述的方法，其特征在于，所述浮置栅极为T型结构浮置栅极。
3.如权利要求2所述的方法，其特征在于，所述T型结构浮置栅极的底部宽度为50nm至75nm，所述T型结构浮置栅极的顶部宽度为60nm至110nm。
4.如权利要求1所述的方法，其特征在于，执行所述平坦化工艺后，所述隔离材料层高出所述半导体衬底表面的高度为60埃至300埃。
5.如权利要求1所述的方法，其特征在于，所述硬掩膜层包括氮化物层和氧化物层，采用热磷酸去除所述氮化物层，采用稀释的氢氟酸湿法清洗去除所述氧化物层。
6.如权利要求1所述的方法，其特征在于，所述第一浮置栅极材料层的厚度为300埃至600埃。
7.如权利要求6所述的方法，其特征在于，在执行所述平坦化工艺之后所述第一浮置栅极材料层的厚度为150埃至450埃。
8.如权利要求1所述的方法，其特征在于，采用所述外延生长工艺形成的所述第二浮置栅极材料层的厚度为100埃至400埃，所述浮置栅极的厚度为400埃至800埃。
9.如权利要求1所述的方法，其特征在于，所述浮置栅极的材料包括多晶硅。
10.如权利要求1所述的方法，其特征在于，采用炉管工艺形成所述隧穿氧化物层，所述隧穿氧化物层的厚度范围为40埃至180埃。
11.一种采用如权利要求1-10中的任一方法制造的半导体器件，其特征在于，所述半导体器件包括T型结构浮置栅极。
12.如权利要求11所述的器件，其特征在于，所述T型结构浮置栅极的底部宽度为50nm至75nm，所述T型结构浮置栅极的顶部宽度为60nm至110nm。
13.一种电子装置，其特征在于，包括权利要求11-12中任一所述半导体器件。
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