CN105575786A

CN105575786A - 一种半导体器件及其制造方法、电子装置

Info

Publication number: CN105575786A
Application number: CN201410538619.8A
Authority: CN
Inventors: 曾以志
Original assignee: Semiconductor Manufacturing International Shanghai Corp
Current assignee: Semiconductor Manufacturing International Shanghai Corp
Priority date: 2014-10-13
Filing date: 2014-10-13
Publication date: 2016-05-11
Anticipated expiration: 2034-10-13
Also published as: CN105575786B

Abstract

本发明提供一种半导体器件及其制造方法、电子装置，所述方法包括：提供半导体衬底，所述半导体衬底上形成有多个鳍形有源区和位于所述鳍形有源区之间的隔离区；在所述隔离区和所述鳍形有源区上沉积伪栅极层；在所述伪栅极层上沉积掩膜层；平坦化所述掩膜层；透过所述掩膜层向所述伪栅极层进行离子注入并且退火；移除所述掩膜层；以及平坦化所述伪栅极层。根据本发明提供的半导体器件的制造方法，结合了离子注入来对伪栅极层进行平坦化。离子注入条件可以影响CMP工艺对伪栅极层的移除速度。本方法可以改善伪栅极顶部的粗糙度，有利于半导体器件中的金属栅极的制作，从而有利于改进半导体器件的性能。

Description

一种半导体器件及其制造方法、电子装置

技术领域

本发明涉及半导体技术领域，具体而言涉及一种半导体器件及其制造方法、电子装置。

背景技术

随着半导体集成电路的集成度不断提高，CMOS器件的特征尺寸越来越小。随着栅极尺寸缩短至几十纳米，高k/金属栅极工艺逐渐取代多晶硅/SiO₂工艺而成为业界主流。与此同时，随着器件特征尺寸的缩小，平面体硅CMOS器件遇到了严重的挑战，不断增加的亚阈值电流和栅介质泄漏电流成为阻碍CMOS工艺进一步发展的主要因素。为了克服这些问题，各种新的结构器件应运而生，而鳍形场效应晶体管(FinFET)被认为是最有可能替代平面体硅CMOS器件的结构之一。在采用常规的FinFET器件的制造方法所制造出来的栅极结构中，鳍形有源区密集的部分之上的多晶硅栅极的顶部的高度大于鳍形有源区稀疏的部分之上的多晶硅栅极顶部的高度。因此，制备出来的多晶硅栅极的表面高低不平，从而不能作为后高k/金属栅工艺的伪栅极来制备高k/金属栅晶体管器件的金属栅。

发明内容

针对现有技术的不足，本发明提供了一种半导体器件的制造方法，包括：提供半导体衬底，所述半导体衬底上形成有多个鳍形有源区和位于所述鳍形有源区之间的隔离区；在所述隔离区和所述鳍形有源区上沉积伪栅极层；在所述伪栅极层上沉积掩膜层；平坦化所述掩膜层；透过所述掩膜层向所述伪栅极层进行离子注入并且退火；移除所述掩膜层；以及平坦化所述伪栅极层。

可选地，所述掩膜层为SiN层或氧化物层。

可选地，在平坦化所述掩膜层的步骤中，使得所述掩膜层与所述伪栅极层的顶部最高处齐平。

可选地，所述隔离区包括浅沟槽隔离结构。

可选地，所述伪栅极层为多晶硅层。

可选地，采用干法刻蚀或湿法刻蚀工艺移除所述掩膜层。

根据本发明的另一方面，提供了一种根据上述方法制造的半导体器件。

根据本发明的又一方面，提供了一种电子装置，包括根据上述方法制造的所述半导体器件。

根据本发明提供的半导体器件的制造方法，结合了离子注入来对伪栅极层进行平坦化。离子注入条件可以影响化学机械抛光(CMP)工艺对伪栅极层的移除速度。由于掩膜层的存在，伪栅极层的凸出部分注入的离子浓度高，CMP移除速度快。反之，伪栅极层的凹陷部分注入的离子浓度低，CMP移除速度慢。因此，本方法可以改善伪栅极顶部的粗糙度，有利于半导体器件中的金属栅极的制作，从而有利于改进半导体器件的性能。

为了使本发明的目的、特征和优点更明显易懂，特举较佳实施例，并结合附图，做详细说明如下。

附图说明

本发明的下列附图在此作为本发明的一部分用于理解本发明。附图中示出了本发明的实施例及其描述，用来解释本发明的原理。在附图中：

图1a-1g示出根据本发明一个实施例的半导体器件的制造方法的关键步骤中所获得的半导体器件的剖面示意图；以及

图2示出根据本发明实施例的半导体器件的制造方法的流程图。

具体实施方式

在下文的描述中，给出了大量具体的细节以便提供对本发明更为彻底的理解。然而，对于本领域技术人员而言显而易见的是，本发明可以无需一个或多个这些细节而得以实施。在其他的例子中，为了避免与本发明发生混淆，对于本领域公知的一些技术特征未进行描述。

为了彻底理解本发明，将在下列的描述中提出详细的步骤，以便阐释本发明提出的半导体器件的制造方法。显然，本发明的施行并不限定于半导体领域的技术人员所熟习的特殊细节。本发明的较佳实施例详细描述如下，然而除了这些详细描述外，本发明还可以具有其他实施方式。

应当理解的是，当在本说明书中使用术语“包含”和/或“包括”时，其指明存在所述特征、整体、步骤、操作、元件和/或组件，但不排除存在或附加一个或多个其他特征、整体、步骤、操作、元件、组件和/或它们的组合。

应当明白，当元件或层被称为“在...上”、“与...相邻”、“连接到”或“耦合到”其它元件或层时，其可以直接地在其它元件或层上、与之相邻、连接或耦合到其它元件或层，或者可以存在居间的元件或层。相反，当元件被称为“直接在...上”、“与...直接相邻”、“直接连接到”或“直接耦合到”其它元件或层时，则不存在居间的元件或层。

实施例一

下面，参照图1a-1g以及图2来描述本发明提出的半导体器件的制造方法的详细步骤。图1a-1g示出根据本发明一个实施例的半导体器件的制造方法的关键步骤中所获得的半导体器件的剖面示意图。

首先，参考图1a，提供半导体衬底101，在所述半导体衬底101上形成有多个鳍形有源区103和位于所述鳍形有源区103之间的隔离区102。

所述半导体衬底101的构成材料可以是以下所提到的材料中的至少一种：硅、绝缘体上硅(SOI)、绝缘体上层叠硅(SSOI)、绝缘体上层叠锗化硅(S-SiGeOI)、绝缘体上锗化硅(SiGeOI)以及绝缘体上锗(GeOI)等。在本发明一个实施例中，所述半导体衬底101为硅衬底。

示例性地，形成所述鳍形有源区103的步骤可以包括：在所述半导体衬底101上依次形成氧化物层(未示出)和氮化硅层(未示出)，形成所述氧化物层和所述氮化硅层可以采用本领域技术人员所熟习的各种适合的工艺，例如化学气相沉积(CVD)工艺。所述氧化物层和所述氮化硅层形成用于蚀刻所述半导体衬底101以在其上形成鳍形有源区103的掩膜。在一个实施例中，采用自对准双图案(SADP)工艺实施所述图案化过程。蚀刻所述半导体衬底101以在其上形成所述鳍形有源区103。多个鳍形有源区103之间的间隙宽度可以相同或不同。

之后，在所述鳍形有源区103之间形成所述隔离区102。所述隔离区102可以是浅沟槽隔离(STI)结构。示例性地，形成所述隔离区102的步骤可以包括：在所述鳍形有源区103之间的间隙中填充介电材料，例如使用化学气相沉积(CVD)、物理气相沉积(PVD)、原子层沉积(ALD)、旋涂式电介质(SOD)或者这些技术的某些组合填充所述介电材料，所述介电材料包括但不限于氧化硅；使用诸如CMP之类的技术来平坦化所述介电材料；去除所述氮化硅层，例如采用湿法蚀刻工艺去除所述氮化硅层，所述湿法蚀刻的腐蚀液为磷酸；去除所述氧化物层以及介电材料的一部分，以暴露所述鳍形有源区103。可以使用RIE、湿法化学刻蚀、蒸发刻蚀或者这些技术的某些组合来去除所述氧化物层以及介电材料的一部分。在所定义的鳍形有源区103中的介电材料部分被移除，只在鳍形有源区103之间的间隙中保留一定深度的介电材料。所保留的介电材料的深度可以根据实际的工艺需要确定。

在所述半导体衬底101之上的鳍形有源区103的密度可能并非均匀的，如图1a所示，半导体衬底Ⅰ区之上的鳍形有源区103比较密集，而半导体衬底Ⅱ区之上的鳍形有源区103比较稀疏。

接下来，参考图1b，在所述隔离区102和所述鳍形有源区103上沉积伪栅极层104。所述伪栅极层104的构成材料包括多晶硅、金属、导电性金属氮化物、导电性金属氧化物和金属硅化物中的一种或多种，其中，金属可以是钨(W)、镍(Ni)或钛(Ti)；导电性金属氮化物包括氮化钛(TiN)；导电性金属氧化物包括氧化铱(IrO2)；金属硅化物包括硅化钛(TiSi)。在一个实施例中，所述伪栅极层104为多晶硅层。选用多晶硅作为伪栅极层104的构成材料时，可选用低压化学气相淀积(LPCVD)工艺形成所述伪栅极层104，其工艺条件包括：反应气体为硅烷(SiH₄)，其流量为100～200sccm，优选150sccm；反应腔内的温度为700～750℃；反应腔内的压力为250～350mTorr，优选300mTorr；所述反应气体还可以包括缓冲气体，所述缓冲气体为氦气(He)或氮气(N₂)，其流量为5～20升/分钟(slm)，优选8slm、10slm或15slm。

如图1b所示，半导体衬底Ⅰ区上方所沉积的伪栅极层的高度大于半导体衬底Ⅱ区上方所沉积的伪栅极层的高度，而Ⅰ区和Ⅱ区中间的部分由于没有鳍形有源区，因此所沉积的伪栅极层的高度最低。

在一个实施例中，在沉积所述伪栅极层104之前，在所述隔离区102和所述鳍形有源区103上沉积栅极介电层(未示出)。利用传统沉积工艺形成栅极介电层。或者，栅极介电层可以通过热氧化、氮化或氧氮化工艺形成。栅极介电层可以包括如下的任何传统电介质：SiO₂、Si₃N₄、SiON、SiON₂、诸如TiO₂、Al₂O₃、ZrO₂、HfO₂、Ta₂O₅、La₂O₃的高k电介质以及包括钙钛矿型氧化物的其它类似氧化物，但不限于此。

接下来，参考图1c，在所述伪栅极层104上沉积掩膜层105。所述掩膜层105包括但不限于：硬掩膜材料。硬掩膜材料包括氧化物、氮化物、氮氧化物和无定形碳中的一种或多种。其中，氧化物包括硼磷硅玻璃(BPSG)、磷硅玻璃(PSG)、正硅酸乙酯(TEOS)、未掺杂硅玻璃(USG)、旋涂玻璃(SOG)、高密度等离子体(HDP)或旋涂电介质(SOD)；氮化物包括氮化硅(SiN)；氮氧化物包括氮氧化硅(SiON)。所述掩膜层105的形成方法可以采用本领域技术人员所熟习的任何现有技术，优选化学气相沉积法(CVD)，如低温化学气相沉积(LTCVD)、低压化学气相沉积(LPCVD)、快热化学气相沉积(RTCVD)、等离子体增强化学气相沉积(PECVD)等。

接下来，参考图1d，平坦化所述掩膜层105。例如，采用CMP工艺平坦化所述掩膜层105。CMP工艺对所述掩膜层105的研磨具有非常高的选择性。经平坦化的掩膜层105的高度可以根据工艺需要，例如基于实际的离子注入条件和CMP工艺性能来确定。例如，如果在后期的多晶硅层CMP过程中，希望多除去一些多晶硅，则可以使经平坦化之后剩余的掩膜层105的高度小一些，以便在随后的离子注入工艺中注入较多的离子。在一个实施例中，平坦化所述掩膜层105，以使得所述掩膜层105与所述伪栅极层104的顶部最高处齐平。

接下来，参考图1e，透过所述掩膜层105向所述伪栅极层104进行离子注入并且退火。可以采用垂直离子注入的方式。注入的离子种类包括但不限于H、C、N、B、BF₂、In、P、As或Sb中的至少一种及其组合。经过离子注入与退火步骤之后，所述伪栅极层104中的化学键及结晶状态被破坏，因此会增大伪栅极层104的移除速度。由于所述伪栅极层104的顶部凹凸不平，所以其上方形成的掩膜层105的厚度是不一致的。所述伪栅极层104的凸出部分的掩膜层105比较薄，因此，该部分注入的离子比较多。反之，所述伪栅极层104的凹陷部分的掩膜层105比较厚，因此，该部分注入的离子比较少。离子注入的多少会影响CMP研磨的速度，使得所述伪栅极层104的凸出部分的CMP研磨速度快，而凹陷部分的CMP研磨速度慢。因此，离子注入步骤可以避免由于伪栅极层104顶部的不平整、高度落差大而导致的CMP工艺难以平坦化伪栅极层104的问题，可以改善伪栅极层104顶部的粗糙度，进而提高半导体器件的性能。

接下来，参考图1f，移除所述掩膜层105。可以采用干法刻蚀或湿法刻蚀工艺移除所述掩膜层105。干法刻蚀工艺可以选用反应离子刻蚀、离子束刻蚀、等离子刻蚀、激光烧蚀或者这些方法的任意组合。湿法刻蚀工艺可以采用硫酸或氢氟酸溶液，例如缓冲氧化物蚀刻剂(BOE)或氢氟酸缓冲溶液(BHF)。可以使用单一的刻蚀方法，也可以使用多于一个的刻蚀方法。

接下来，参考图1g，平坦化所述伪栅极层104。采用CMP工艺平坦化所述伪栅极层104。平坦化所述伪栅极层104的厚度可以根据工艺需要确定，本发明不对此进行限制。

上述方法可以适用于各种技术节点(包括45nm及以下，尤其是20nm及以下)的FinFET器件的后高k/金属栅极工艺。

根据本发明提供的半导体器件的制造方法，结合了离子注入来对伪栅极层进行平坦化。离子注入条件可以影响CMP工艺对伪栅极层的移除速度。由于掩膜层的存在，伪栅极层的凸出部分注入的离子浓度高，CMP移除速度快。反之，伪栅极层的凹陷部分注入的离子浓度低，CMP移除速度慢。因此，本方法可以改善伪栅极顶部的粗糙度，有利于半导体器件中的金属栅极的制作，从而有利于改进半导体器件的性能。

图2示出根据本发明实施例的半导体器件的制造方法200的流程图。方法200包括以下步骤：

步骤S201：提供半导体衬底，所述半导体衬底上形成有多个鳍形有源区和位于所述鳍形有源区之间的隔离区。

步骤S202：在所述隔离区和所述鳍形有源区上沉积伪栅极层。

步骤S203：在所述伪栅极层上沉积掩膜层。

步骤S204：平坦化所述掩膜层。

步骤S205：透过所述掩膜层向所述伪栅极层进行离子注入并且退火。

步骤S206：移除所述掩膜层。

步骤S207：平坦化所述伪栅极层。

实施例二

本发明还提供了一种半导体器件，所述半导体器件选用上述实施例所述的方法制造。根据本发明提供的半导体器件，在金属栅极的制造过程中，结合了离子注入来对伪栅极层进行平坦化。因此，所制成的半导体器件的伪栅极顶部具有改善的粗糙度，有利于金属栅极的制作，从而使半导体器件的性能得到改进。

实施例三

本发明还提供了一种电子装置，包括半导体器件。其中，半导体器件为实施例二所述的半导体器件，或根据实施例一所述的制造方法得到的半导体器件。

本实施例的电子装置，可以是手机、平板电脑、笔记本电脑、上网本、游戏机、电视机、VCD、DVD、导航仪、照相机、摄像机、录音笔、MP3、MP4、PSP等任何电子产品或设备，也可为任何包括所述半导体器件的中间产品。本发明实施例的电子装置，由于使用了上述的半导体器件，因而具有更好的性能。

本发明已经通过上述实施例进行了说明，但应当理解的是，上述实施例只是用于举例和说明的目的，而非意在将本发明限制于所描述的实施例范围内。此外本领域技术人员可以理解的是，本发明并不局限于上述实施例，根据本发明的教导还可以做出更多种的变型和修改，这些变型和修改均落在本发明所要求保护的范围以内。本发明的保护范围由附属的权利要求书及其等效范围所界定。

Claims

1.一种半导体器件的制造方法，包括：

提供半导体衬底，所述半导体衬底上形成有多个鳍形有源区和位于所述鳍形有源区之间的隔离区；

在所述隔离区和所述鳍形有源区上沉积伪栅极层；

在所述伪栅极层上沉积掩膜层；

平坦化所述掩膜层；

透过所述掩膜层向所述伪栅极层进行离子注入并且退火；

移除所述掩膜层；以及

平坦化所述伪栅极层。

2.根据权利要求1所述的方法，其特征在于，所述掩膜层为SiN层或氧化物层。

3.根据权利要求1所述的方法，其特征在于，在平坦化所述掩膜层的步骤中，使得所述掩膜层与所述伪栅极层的顶部最高处齐平。

4.根据权利要求1所述的方法，其特征在于，所述隔离区包括浅沟槽隔离结构。

5.根据权利要求1所述的方法，其特征在于，所述伪栅极层为多晶硅层。

6.根据权利要求1所述的方法，其特征在于，采用干法刻蚀或湿法刻蚀工艺移除所述掩膜层。

7.一种采用权利要求1-6之一所述的方法制造的半导体器件。

8.一种电子装置，所述电子装置包括权利要求7所述的半导体器件。