TWI779103B - 半導體結構及其製造方法 - Google Patents

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Abstract

一種半導體結構，包含一基底、一閘極結構位於該基底上、一側壁子位於該閘極結構一側壁上、一氣隙夾設在該側壁子與該基底之間，以及一源/汲結構，位於鄰近該側壁子的該基底中，其中該源/汲結構包含一結晶面自該基底顯露出來，該結晶面的一邊緣位於該氣隙與該基底之交界上。

Description

半導體結構及其製造方法
本發明是關於一種半導體結構及其製造方法，特別是關於一種應變矽通道半導體結構及其製作方法。
先進半導體製程中，為了提升電晶體的驅動電流(drive current)，目前業界已發展出應變矽(strained-silicon)技術，其原理主要是使閘極通道部分的矽晶格產生應變，提高載子的移動力，進而提高了驅動電流，達到使電晶體運作更快的目的。
目前使閘極通道部分的矽晶格產生應變的方法之一即結合選擇性磊晶成長(selective epitaxial growth,SEG)技術，先於閘極結構兩側的基底中形成凹槽，然後利用磊晶製程於凹槽中形成與基底具有相同經格排列但不同晶格常數的磊晶層作為源極/汲極區，可對鄰近通道區的晶格產生應力，產生提升通道區載子遷移率的效果。
為了改善尺寸微縮伴隨的短通道效應(short channel effect)的源極/汲極間漏電的問題，先進製程中常將源極/汲極區磊晶層成長至凸出於基底表面，形成抬升式源極/汲極區(raised source/drain,RSD)。但是抬升式源極/汲極區的磊晶層常沿著側壁子表面成長而覆蓋在側壁子底部側壁上，反而造成源極/汲極區和閘極間的寄生電容增加，對元件效能產生不良的影響。
為了解決上述問題，本發明提供了一種改良的應變矽通道半導體結構及其製作方法，可避免磊晶層沿著側壁子表面成長而覆蓋在側壁子底部側壁上造成的寄生電容增加的問題。
本發明一方面提供了一種半導體結構，包含一基底、一閘極結構位於該基底上、一側壁子位於該閘極結構一側壁上、一氣隙夾設在該側壁子與該基底之間，以及一源/汲結構，位於鄰近該側壁子的該基底中，其中該源/汲結構包含一結晶面自該基底顯露出來，該結晶面的一邊緣位於該氣隙與該基底之交界上。
本發明另一方面提供了一種半導體結構的製作方法，包含以下步驟。首先，提供一基底，並在該基底上形成一閘極結構。接著，在鄰近該閘極結構的該基底中形成一淺摻雜區，並於該閘極結構一側壁形成一側壁子，該側壁子位於該淺摻雜區上。然後，進行一蝕刻製程，於鄰近該側壁子的該基底中形成一凹陷區域以及一氣隙位於該側壁子與該基底之間。後續，進行一磊晶製程，形成一源/汲結構填充該凹陷區域，其中該源/汲結構的一結晶面包含一邊緣位於該氣隙與該基底之交界上。
藉由在基底與側壁子之間設置一開口寬度極小的氣隙，可使源極/汲極區之磊晶層高於基底表面的抬升部沿著遠離側壁子方向的結晶面成長，避免磊晶層覆蓋在側壁子底部側壁上，因此可減少源極/汲極區和閘極結構之間的寄生電容，改善元件效能。
110:基底
142:第一凹陷
120:閘極結構
142a:表面
122:閘極介電層
144:凹陷區域
124:犧牲閘極
146:氣隙
126:襯墊層
T1:開口寬度
128:蓋層
L1:延伸長度
132:第一側壁子
150:源/汲結構
138:第二側壁子
152:結晶面
139:側壁子
153:側壁
P1:第一離子植入製程
160:交界
P2:第二離子植入製程
166:層間介電層
134:淺摻雜區
170:金屬閘極
136:輕摻雜區
172:接面層
D1:深度
174:高介電常數介電 層
D2:深度
176:功函數金屬層
E1:第一蝕刻製程
178:低阻值金屬層
E2:第二蝕刻製程
179:蓋層
第1圖至第9圖說明根據本發明一較佳實施例之半導體結構的製作方法步驟示意圖，其中：
第1圖為所述較佳實施例於形成閘極結構後的剖面示意圖；第2圖為所述較佳實施例於形成第一側壁子後的剖面示意圖；第3圖為所述較佳實施例於形成淺摻雜區後的剖面示意圖；第4圖為所述較佳實施例於形成輕摻雜區後的剖面示意圖；第5圖為所述較佳實施例於形成第二側壁子後的剖面示意圖；第6圖為所述較佳實施例於形成第一凹陷後的剖面示意圖；第7圖為所述較佳實施例於形成凹陷區域後的剖面示意圖；第8圖為所述較佳實施例於形成源/汲結構後的剖面示意圖；以及第9圖為所述較佳實施例於形成層間介電層以及金屬閘極後的剖面示意圖。
第10圖說明第1圖至第9圖所述較佳實施例之一變化型，為形成源/汲結構後的剖面示意圖。
為使熟習本發明所屬技術領域的一般技藝者能更進一步了解本發明，下文特列舉本發明的數個較佳實施例，並配合所附圖式，詳細說明本發明的構成內容及所欲達成的功效。
第1圖至第9圖為根據本發明一較佳實施例之半導體結構的製作方法步驟示意圖。
請參考第1圖。首先，提供一基底100，例如一矽基底、一絕緣材上 覆矽(SOI)基底或其他半導體基底，但不限於此。一閘極結構120形成在基底100上。根據所述實施例，閘極結構120例如是一虛設閘極結構，用來定義後續形成置換金屬閘極的位置。如第1圖所示，閘極結構120由下往上可包含一閘極介電層122、一犧牲閘極124、一襯墊層126以極一蓋層128。閘極介電層材料例如是氧化矽、犧牲閘極124材料例如是多晶矽、襯墊層126材料例如是氮化矽、蓋層128材料例如是氧化矽，但不限於此。應可理解，在其他實施例中，閘極結構120也可以是多晶矽閘極結構，後續並不會被置換成金屬閘極。
請參考第2圖。接著，在閘極結構120側壁形成第一側壁子132。第一側壁子的材料可包含氧化矽(SiO2)、氮化矽(SiN)、氮化矽(SiN)或碳氮化矽(SiCN)，但不限於此。第一側壁子的材料較佳包含碳氮化矽(SiCN)。形成第一側壁子132的方法例如先於基底110上形成一第一側壁子材料層(圖未示)共型的覆蓋閘極結構120頂面和側壁以及基底110表面，然後進行一非等向性蝕刻製程，蝕刻移除位於閘極結構120頂面和基底110表面的第一側壁子材料層，而剩餘在閘極結構120側壁的第一側壁子材料層即成為第一側壁子132。
請參考第3圖。接著，以第一側壁子132和閘極結構120為遮罩，進行一第一離子植入製程P1，將非晶化離子(amorphizing ions)植入至閘極結構120兩側的基底110中，形成淺摻雜區134。非晶化離子可包含矽(Si)、碳(C)、鍺(Ge)、磷(P)、砷(As)等，或惰性氣體離子，例如氬(Ar)或氙(Xe)等，但不限於此。較佳者，非晶化離子包含氙(Xe)。可藉由調整非晶化離子植入的角度和能量，控制淺摻雜區134的深度。根據本發明一實施例，第一離子植入製程P1將非晶化離子以與垂直於基底110表面的方向夾約5度角的方向植入至基底110中，能量約介於1至5keV之間，劑量約介於1E12至1E14之間，使形成的淺摻雜區134深度D1較佳 約介於10至40埃之間。如第3圖所示，由於是以斜角植入，因此淺摻雜區134會沿著基底110表面往閘極結構120延伸至第一側壁子132下方。
請參考第4圖。選擇性的，可同樣以第一側壁子132和閘極結構120為遮罩進行一第二離子植入製程P2，將導電摻雜植入至閘極結構120兩側的基底110中，形成輕摻雜區136。當半導體結構係作為N型半導體元件時，導電摻雜可包含磷(P)、砷(As)、銻(Sb)等，但不限於此。當半導體結構係作為P型半導體元件時，導電摻可包含硼(B)、二氟化硼(BF2)等，但不限於此。相同的，藉由調整導電摻雜植入的角度和能量，可控制輕摻雜區136的深度。較佳者，第二離子植入製程P2是以大於第一離子植入製程P1的斜角以及能量，例如是以與垂直於基底110表面的方向夾約7至8度角的方向以及介於1至30keV之間的能量，將導電摻雜植入至基底110中，形成深度D2大於淺摻雜區134的輕摻雜區136。較佳者，輕摻雜區136比淺摻雜區134更往閘極結構120延伸，以完全包圍住淺摻雜區134。 應可理解，第一離子植入製程P1與第二離子植入製程P2的順序可交換，也就是說可先進行第二離子植入製程P2形成輕摻雜區136後，再進行第一離子植入製程P1形成淺摻雜區134。
請參考第5圖。接著，在第一側壁子132上形成一第二側壁子138。第二側壁子的材料例如氧化矽(SiO2)、氮化矽(SiN)、氮化矽(SiN)或碳氮化矽(SiCN)，但不限於此。較佳者，第二側壁子138材料包含氮化矽(SiN)。形成第二側壁子138的方法例如先於基底110上形成一第二側壁子材料層(圖未示)，共型的覆蓋閘極結構120頂面、位於閘極結構120側壁的第一側壁子132以及基底110表面，然後進行一非等向性蝕刻製程，蝕刻移除位於閘極結構120頂面和基底110表面的第二側壁子材料層，剩餘在閘極結構120側壁第一側壁子132上的第二側 壁子材料層即成為第二側壁子138。值得注意的是，第二側壁子138的底面是完全位在淺摻雜區134上。第一側壁子132和二側壁子138一起構成閘極結構120的側壁子139，將於後續第6圖和第7圖所示蝕刻製程中與閘極結構120共同作為蝕刻遮罩，定義蝕刻基底110以形成凹陷區域144的位置。
請參考第6圖和第7圖。形成第二側壁子138後，接著對基底110進行一蝕刻製程，以於閘極結構120兩側的基底110中形成凹陷區域144。較佳者，蝕刻製程包含對基底進行至少兩種不同的蝕刻製程，以製作出具有預定形狀的凹陷區域144。根據所述實施例，首先，如第6圖所示，以閘極結構120和側壁子139為蝕刻遮罩，對基底110進行一非等向性的乾蝕刻製程E1，例如是使用氯(Cl2)、溴化氫(HBr)，或六氟化硫(SF6)等氣體或其混合物為蝕刻氣體的反應性離子蝕刻(RIE)製程，以在鄰近側壁子139的基底110中形成第一凹陷142。第一凹陷142大致上具有U型剖面。淺摻雜區134和輕摻雜區136會自第一凹陷142的表面142a顯露出來。接著，如第7圖所示，進行一非等向性的濕蝕刻製程E2，自第一凹陷142進一步蝕刻基底110，以獲得具有預定形狀的凹陷區域144。濕蝕刻製程E2包含以鹼液，例如可包含氫氧化鉀(KOH)、氫氧化鈉(NaOH)、聯氨(N2H4)、氫氧化銫(CsOH)、四甲基氫氧化銨(TMAH)、乙二胺-鄰苯二酚(EDP)等或其混和的鹼液對基底100進行蝕刻，由於基底100的不同結晶面在濕蝕刻製程E2中會具有不同蝕刻率，例如<111>結晶面的蝕刻率會小於<100>和<110>結晶面的蝕刻率，因此濕蝕刻製程E2會將第一凹陷142蝕刻成顯露出<111>結晶面的鑽石型(diamond shaped)凹陷區域144。值得注意的是，濕蝕刻製程E2對於已被非晶相化(amorphized)的淺摻雜區134也具有較快的蝕刻率，因此淺摻雜區134也會在濕蝕刻製程E2中被移除而形成夾設在側壁子139與基底100之間、並往閘極結構120延伸的氣隙146。氣隙146的開口寬度T1大致上由淺摻雜區134的深度D1決定，較佳 介於10至40埃之間。氣隙146自交界160往閘極結構120方向的延伸長度L1約介於130至230埃之間。如第7圖所示，氣隙146可延伸至閘極結構120側壁，使第一側壁子132和第二側壁子138完全位在氣隙146上而不與基底100直接接觸。較佳者，氣隙146與基底110之交界完全被輕摻雜區136包圍。
請參考第8圖。接著，進行一磊晶製程，沿著凹陷區域144表面(即暴露的基底表面)逐漸沉積磊晶層直到填滿凹陷144並且成長至高於基底110表面，形成源/汲結構15。值得注意的是，當夾設在基底110以及側壁子139之間的氣隙146開口寬度T1極小時，例如介於10至40埃之間，磊晶層並不會成長至氣隙146中，而是自氣隙146與基底110的交界160開始沿著一遠離氣隙146的結晶面152(facet)，例如沿著<311>結晶面方向成長而遠離側壁子139，使源/汲結構150高於基底100的抬升部不會覆蓋到側壁子139底部側壁上，可避免習知抬升式源/汲區與閘極結構之間寄生電容增加的問題。如第8圖所示，源/汲結構150結晶面152的邊緣會位在氣隙146與基底110的交界160上。源/汲結構150可包含一側壁153，與結晶面152的邊緣在交界160上連接並且埋設在基底110中，完全被基底110覆蓋。應可理解，磊晶製程中可選擇同位(in-situ)加入摻雜以使源/汲結構15具有不同於基底110的晶格常數，例如根據半導體結構預定的導電型，例如N型或P型，選擇加入磷(P)、碳(C)、砷(As)、砷化銦鎵(InGaAs)、鍺(Ge)、砷化銦(InAs)、磷化銦(InP)等或其他III-V族元素，使源/汲結構150具有不同於基底110的晶格常數，以對鄰近的通道區產生應力(stress)。另外，也可選擇在磊晶製程中同位(in-situ)加入導電摻雜，以增加源/汲結構150中的載子濃度，更提高電流。例如，當半導體結構係作為N型半導體元件時，導電摻雜可以是磷(P)、砷(As)或銻(Sb)等，但不限於此。當半導體結構係作為P型半導體元件時，導電摻可包含硼(B)、二氟化硼(BF2)等，但不限於此。在其他實施例中，也可選擇於形成源/汲結構150 後，另外進行離子植入製程來將導電摻雜植入至源/汲結構150中。
請參考第9圖。接著，於基底110上形成一層間介電層166，覆蓋閘極結構120、側壁子139和源/汲結構150，然後進行一置換金屬閘極(replacement metal gate,RMG)製程，研磨移除部分層間介電層166直到顯露出閘極結構120，例如顯露出閘極結構120的襯墊層126，然後將閘極結構120置換成金屬閘極結構170。置換金屬閘極製程可為習知之置換金屬閘極製程，在此並不贅述。如第9圖所示，金屬閘極結構170可包含一接面層172、一高介電常數介電層174、一功函數金屬層176、一低阻值金屬層178以及一蓋層179。接面層172材料可包含氧化矽，但不限於此。高介電常數介電層174材料可包含氧化鉿(HfO)、矽酸鉿氧化合物(HfSiO)、矽酸鉿氮氧化合物(HfSiON)、氧化鋁(AlO)、氧化鑭(LaO)、鋁酸鑭(LaAlO)、氧化鉭(TaO)、氧化鋯(ZrO)、矽酸鋯氧化合物(ZrSiO)、或鋯酸鉿(HfZrO)等，但不限於此。功函數金屬層176依照半導體結構的導電型而不同，例如當半導體結構係作為N型半導體元件時，功函數金屬層176可包含鋁化鈦(TiAl)、鋁化鋯(ZrAl)、鋁化鎢(WAl)、鋁化鉭(TaAl)或鋁化鉿(HfAl)等，但不限於此。當半導體結構係作為P型半導體元件時，功函數金屬層176可包含氮化鈦(TiN)、氮化鉭(TaN)、碳化鈦(TiC)、碳化鉭(TaC)、碳化鎢(WC)、或氮化鋁鈦(TiAlN)等，但不限於此。低阻值金屬層178材料可包含鋁(Al)、鈦(Ti)、鉭(Ta)、鎢(W)、鈮(Nb)、鉬(Mo)、銅(Cu)、氮化鈦(TiN)、碳化鈦(TiC)、氮化鉭(TaN)、鈦鎢(Ti/W)、或鈦與氮化鈦(Ti/TiN)等，但不限於此。蓋層179材料可包含氮化矽(SiN)，但不限於此。層間介電層166較佳包含多層結構，例如包含一接觸蝕刻停止層(圖未示)，例如氮化矽，以及一介電材料層(圖未示)，例如氧化矽或低介電常數介電層，位於該接觸蝕刻停止層上。該接觸蝕刻停止層可作為後續於層間介電層166中形成接觸孔的蝕刻停止層。根據本發明一實施例，由於氣隙146的開口寬度T1 極小，使得層間介電層166不會填入氣隙146中，而是將氣隙146密封在側壁子139與基底110之間。
請參考第10圖，說明第1圖至第9圖所述較佳實施例的一變化型。由於第7圖所示蝕刻步驟的濕蝕刻製程E2可能往閘極結構120的方向側向移除較多基底110，使得氣隙146與基底110的交界160會位於更接近閘極結構120底部的位置，因此自交界160開始沿著結晶面152成長的源/汲結構150會接觸到側壁子139底角，而在形成第9圖所示層間介電層166之前，就將氣隙146密封在側壁子139與基底110之間。
綜上所述，本發明利用非晶相離子植入製程，在基底表面形成一極淺的淺摻雜區，深度較佳僅介於10埃至40埃之間，其於後續的非等向性濕蝕刻製程中會被移除，而於側壁子和基底之間形成一開口寬度極小的氣隙。該氣隙可使磊晶層往遠離側壁子的方向成長，避免磊晶層直接覆蓋在側壁子底部側壁上，減少源/汲極區和閘極結構之間的寄生電容，獲得改善的元件效能。
以上所述僅為本發明之較佳實施例，凡依本發明申請專利範圍所做之均等變化與修飾，皆應屬本發明之涵蓋範圍。
110:基底
132:第一側壁子
138:第二側壁子
139:側壁子
136:輕摻雜區
146:氣隙
150:源/汲結構
152:結晶面
153:側壁
160:交界
166:層間介電層
170:金屬閘極
172:接面層
174:高介電常數介電層
176:功函數金屬層
178:低阻值金屬層
179:蓋層

Claims (19)

  1. 一種半導體結構，包含：一基底；一閘極結構，位於該基底上；一側壁子，位於該閘極結構一側壁上；一氣隙，夾設在該側壁子與該基底之間，其中該氣隙的開口寬度介於10埃至40埃之間；以及一源/汲結構，位於鄰近該側壁子的該基底中，其中該源/汲結構包含一結晶面自該基底顯露出來，該結晶面的一邊緣位於該氣隙與該基底之一交界上。
  2. 如申請專利範圍第1項所述半導體結構，其中該源/汲結構還包含一側壁，與該結晶面的該邊緣連接並完全被該基底覆蓋。
  3. 如申請專利範圍第1項所述半導體結構，其中該氣隙沿著該基底一表面往該閘極結構延伸。
  4. 如申請專利範圍第1項所述半導體結構，其中該側壁子包含一第一側壁子以及一第二側壁子，該第一側壁子位於該閘極結構與該第二側壁子之間。
  5. 如申請專利範圍第4項所述半導體結構，其中該氣隙沿著該基底一表面往該閘極結構延伸至該閘極結構側壁，該第一側壁子和該第二側壁子完全位於該氣隙上而不與該基底直接接觸。
  6. 如申請專利範圍第1項所述半導體結構，另包含一輕摻雜區位於該基底中，該輕摻雜區包圍該氣隙並與該源/汲結構直接接觸。
  7. 如申請專利範圍第1項所述半導體結構，另包含一層間介電層位於該基底上，覆蓋該閘極結構、該側壁子以及該源/汲結構，並將該氣隙密封在該側壁子以及該基底之間。
  8. 如申請專利範圍第1項所述半導體結構，其中該源/汲結構將該氣隙密封在該側壁子以及該基底之間。
  9. 如申請專利範圍第1項所述半導體結構，其中該結晶面為<311>結晶面。
  10. 一種半導體結構製作方法，包含：提供一基底；於該基底上形成一閘極結構；於鄰近該閘極結構的該基底中形成一淺摻雜區；於該閘極結構一側壁形成一側壁子，該側壁子位於該淺摻雜區上；進行一蝕刻製程，於鄰近該側壁子的該基底中形成一凹陷區域以及一氣隙位於該側壁子與該基底之間，其中該氣隙的開口寬度介於10埃至40埃之間；以及進行一磊晶製程，形成一源/汲結構填充該凹陷區域，其中該源/汲結構的 一結晶面包含一邊緣位於該氣隙與該基底之交界上。
  11. 如申請專利範圍第10項所述半導體結構的製作方法，其中該源/汲結構未填入該氣隙。
  12. 如申請專利範圍第10項所述半導體結構的製作方法，其中該淺摻雜區被該蝕刻製程移除而形成該氣隙。
  13. 如申請專利範圍第10項所述半導體結構的製作方法，其中形成該淺摻雜區以及該側壁子的步驟包含：形成一第一側壁子覆蓋該閘極結構該側壁；以該第一側壁子和該閘極結構為遮罩進行一第一離子植入製程，將非晶化離子以一斜角植入該基底中，形成該淺摻雜區；以及形成一第二側壁子覆蓋該第一側壁子並位於該淺摻雜區上，其中該第一側壁子以及該第二側壁子共同構成該側壁子。
  14. 如申請專利範圍第13項所述半導體結構的製作方法，其中該非晶化離子包含氙(Xe)。
  15. 如申請專利範圍第13項所述半導體結構的製作方法，其中形成該第二側壁子之前，另包含以該第一側壁子及該閘極結構為遮罩進行一第二離子植入製程，將導電摻雜植入該基底中，形成一輕摻雜區，其中該輕摻雜區之深度大於該淺摻雜區之深度。
  16. 如申請專利範圍第13項所述半導體結構的製作方法，另包含於形成該第一側壁子之後、形成該第二側壁子之前，以該第一側壁子及該閘極結構為遮罩進行一第二離子植入製程，將導電摻雜以一斜角植入該基底中，形成一輕摻雜區。
  17. 如申請專利範圍第10項所述半導體結構的製作方法，其中該蝕刻製程包含：以該閘極結構及該側壁子為蝕刻遮罩進行一乾蝕刻製程，於該基底中形成一第一凹陷，該第一凹陷顯露出該淺摻雜區；以及進行一濕蝕刻製程，自該第一凹陷蝕刻該基底以形成該凹陷區域，並移除該淺摻雜區而形成該氣隙。
  18. 如申請專利範圍第17項所述半導體結構的製作方法，其中該濕蝕刻製程包含以四甲基氫氧化銨(TMAH)為蝕刻劑。
  19. 如申請專利範圍第10項所述半導體結構的製作方法，另包含於該基底上形成一層間介電層，覆蓋該閘極結構、該側壁子以及該源/汲結構，並將該氣隙密封在該側壁子與該基底之間。
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