KR20090044865A - 캐패시터 제조 방법 - Google Patents

캐패시터 제조 방법 Download PDF

Info

Publication number
KR20090044865A
KR20090044865A KR1020070111140A KR20070111140A KR20090044865A KR 20090044865 A KR20090044865 A KR 20090044865A KR 1020070111140 A KR1020070111140 A KR 1020070111140A KR 20070111140 A KR20070111140 A KR 20070111140A KR 20090044865 A KR20090044865 A KR 20090044865A
Authority
KR
South Korea
Prior art keywords
capacitor
film
manufacturing
lower electrode
sacrificial layer
Prior art date
Application number
KR1020070111140A
Other languages
English (en)
Inventor
박상훈
Original Assignee
주식회사 하이닉스반도체
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 주식회사 하이닉스반도체 filed Critical 주식회사 하이닉스반도체
Priority to KR1020070111140A priority Critical patent/KR20090044865A/ko
Publication of KR20090044865A publication Critical patent/KR20090044865A/ko

Links

Images

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L28/00—Passive two-terminal components without a potential-jump or surface barrier for integrated circuits; Details thereof; Multistep manufacturing processes therefor
    • H01L28/40—Capacitors
    • H01L28/60—Electrodes
    • H01L28/82—Electrodes with an enlarged surface, e.g. formed by texturisation
    • H01L28/90—Electrodes with an enlarged surface, e.g. formed by texturisation having vertical extensions
    • H01L28/91—Electrodes with an enlarged surface, e.g. formed by texturisation having vertical extensions made by depositing layers, e.g. by depositing alternating conductive and insulating layers
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having at least one potential-jump barrier or surface barrier, e.g. PN junction, depletion layer or carrier concentration layer
    • H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having at least one potential-jump barrier or surface barrier, e.g. PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic System or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/30—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26
    • H01L21/31—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26 to form insulating layers thereon, e.g. for masking or by using photolithographic techniques; After treatment of these layers; Selection of materials for these layers
    • H01L21/3105—After-treatment
    • H01L21/311—Etching the insulating layers by chemical or physical means
    • H01L21/31105—Etching inorganic layers
    • H01L21/31111—Etching inorganic layers by chemical means
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having at least one potential-jump barrier or surface barrier, e.g. PN junction, depletion layer or carrier concentration layer
    • H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having at least one potential-jump barrier or surface barrier, e.g. PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic System or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/30—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26
    • H01L21/31—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26 to form insulating layers thereon, e.g. for masking or by using photolithographic techniques; After treatment of these layers; Selection of materials for these layers
    • H01L21/3205—Deposition of non-insulating-, e.g. conductive- or resistive-, layers on insulating layers; After-treatment of these layers
    • H01L21/321—After treatment
    • H01L21/3213—Physical or chemical etching of the layers, e.g. to produce a patterned layer from a pre-deposited extensive layer
    • H01L21/32133—Physical or chemical etching of the layers, e.g. to produce a patterned layer from a pre-deposited extensive layer by chemical means only
    • H01L21/32134—Physical or chemical etching of the layers, e.g. to produce a patterned layer from a pre-deposited extensive layer by chemical means only by liquid etching only

Abstract

본 발명은 높이에 따라 서로 다른 선폭을 갖는 하부전극을 형성하여, 리닝현상을 방지함과 동시에 하부전극간 붙어버리는 현상을 방지할 수 있는 캐패시터의 제조 방법을 제공하기 위한 것으로, 이를 위해 기판상에 높이에 따라 서로 다른 선폭을 갖는 하부전극을 형성하는 단계, 상기 하부전극 상에 유전막을 형성하는 단계 및 상기 유전막 상에 상부전극을 형성하는 단계를 포함하여 이루어짐으로써, 안정적인 하부전극과 이를 포함하는 캐패시터를 제조하여 반도체 소자의 안정성 및 신뢰성을 향상시킨다.
캐패시터, 전극, 리닝현상, 기판, 선폭

Description

캐패시터 제조 방법{METHOD FOR FABRICATING CAPACITOR}
본 발명은 반도체 소자의 제조 기술에 관한 것으로, 특히 캐패시터의 제조 방법에 관한 것이다.
DRAM(Dynamic Random Access Memory) 소자는 데이터(data)를 저장하는 캐패시터(cell capacitor)를 포함하는데, 자신의 디자인 룰(design rule) 감소에 따라 캐패시터(cell capacitor)의 점유면적 또한 감소하고 있다.
또한, 캐패시터는 소프트 에러(soft error)와 노이즈(noise)에 의한 오동작을 방지하기 위해 적어도 25fF의 정전용량(capacitance)을 확보해야 한다. 그래서, 캐패시터 하부전극 - 스토리지노드(storage node) 일컬음 - 의 면적을 증가시키는 방법이 제안되었으며, 한가지 방법으로 도 1과 같이 하부전극의 높이를 증가시키는 방법이다.
이때, 하부전극(11)은 자신의 틀을 잡아주는 희생막(12)의 개방영역(13)에 형성되는데, 종횡비가 높은 개방영역(13)을 형성하는 식각공정의 특성상 상부폭(CD1)이 하부폭(CD2) 보다 크다. 이렇게 개방영역(13)의 하부폭(CD2)이 작으므로 인해 하부전극(11)이 기울어져 쓰러지는 리닝(leaning)현상이 발생된다.
따라서, 개방영역(13)의 하부폭(CD2)을 증가시켜 종횡비를 감소시킬 필요가 있다.
하지만, 이웃하는 하부전극(11)간의 거리가 감소되고 있는 상황에서 위와 같이 개방영역(13)의 하부폭(CD2)을 증가시킬 경우, 하부전극(11)간 최소거리(minimum space)를 확보치 못해서 하부전극(11)간 붙어버리는 현상이 발생될 수 있다. 특히, 상부폭(CD1)이 넓은 개방영역(13)이기 때문에 하부폭(CD2) 증가시 상부폭(CD1)도 함께 증가하여 하부전극(11)간 최소거리를 확보치 못하게 된다.
따라서, 캐패시터 하부전극(11)의 하부폭(CD1)을 증가시켜 리닝현상을 방지함과 동시에 하부전극(11)간 붙어버리는 현상을 방지할 수 있는 기술이 필요하게 되었다.
본 발명은 상기한 종래기술의 문제점을 해결하기 위해 제안된 것으로서, 높이에 따라 서로 다른 선폭을 갖는 하부전극을 형성하여, 리닝현상을 방지함과 동시에 하부전극간 붙어버리는 현상을 방지할 수 있는 캐패시터의 제조 방법을 제공하는데 그 목적이 있다.
상기의 목적을 달성하기 위한 본 발명의 캐패시터의 제조 방법은 기판상에 높이에 따라 서로 다른 선폭을 갖는 하부전극을 형성하는 단계, 상기 하부전극 상에 유전막을 형성하는 단계 및 상기 유전막 상에 상부전극을 형성하는 단계를 포함하여 이루어짐을 특징으로 한다.
상술한 바와 같은 과제 해결 수단을 바탕으로 하는 본 발명은 높이에 따라 서로 다른 선폭을 갖는 하부전극을 형성하여, 리닝현상을 방지함과 동시에 하부전극간 붙어버리는 현상을 방지한다.
따라서, 안정적인 하부전극과 이를 포함하는 캐패시터를 제조하여 반도체 소자의 안정성 및 신뢰성을 향상시킨다.
이하, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자가 본 발명의 기술적 사상을 용이하게 실시할 수 있을 정도로 상세히 설명하기 위해 본 발명의 가장 바람직한 실시예를 첨부한 도면을 참조하여 설명한다.
도 2a 내지 도 2e는 본 발명의 실시예에 따른 캐패시터의 제조 방법을 나타낸 공정단면도이다.
도 2a에 도시된 바와 같이, 소정의 하부층이 형성된 기판(21) 상에 식각정지막(22)과 희생막(23)을 순차적으로 형성한다.
하부층은 전기적 신호를 전달하기 위한 소자들이 집적된 층으로서, 워드라인(word line)과 비트라인(bit line)이 형성된 층이다.
식각정지막(22)은 후속 희생막(23)의 식각공정과 후속 풀딥아웃(full dip out) 공정에서 하부층을 보호한다. 이를 위해 식각정지막(22)은 질화막 특히 실리콘질화막(Si3N4)으로 형성한다.
희생막(23)은 캐패시터 하부전극의 틀을 잡아주는 박막으로서, 산화막 특히 PSG(Phospho Silicate Glass)막 또는 PETEOS(Plasma Enhanced Tetra Ethyl Ortho Silicate)막으로 형성할 수 있다. 또는 PSG막과 PETEOS막이 적층된 적층막으로 형성할 수 있다.
이어서, 희생막(23)을 식각한다. 이때, 식각정지막(22) 상에서 식각은 정지된다. 이어서, 식각정지막(22)을 식각하여 복수의 개방영역(24)을 형성한다.
희생막(23)의 식각은 CxFy, O2 및 Ar으로 이루어진 혼합가스로 발생된 플라즈마(plasma)를 이용하는데, CxFy 가스의 예를 들면 C4F6 또는 C4F8 가스일 수 있다.
식각정지막(22)의 식각은 CHF3, O2 및 Ar으로 이루어진 혼합가스로 발생된 플라즈마를 이용한다.
개방영역(24)은 건식식각(dry etch) 공정으로 형성되며, 인접하는 개방영역(24)간 최소거리(D1)는 최소값을 갖는다. 여기서 최소거리(D1)의 최소값이란, 개방영역(24)에 형성될 하부전극간 쇼트가 방지될 수 있을 만큼의 간격을 의미하는 것으로, 자세하게는 개방영역(24) 사이가 관통되지 않을 만큼의 두께를 의미한다. 때문에 개방영역(24)의 상부폭(CD3)은 최대선폭을 갖을 수 있으며, 이에 따라 개방영역(24)의 하부폭(CD4)도 증가된다. 이 하부폭(CD4)은 하부전극이 쓰러지지 않을 만큼의 선폭이다.
도 2b에 도시된 바와 같이, 개방영역(24)이 매워지도록 도전막을 매립한 후, 평탄화 공정을 진행하여 하부전극(25)을 형성한다.
하부전극(25)은 폴리실리콘막으로 형성하며, 평탄화 공정은 Cl2 가스를 이용하는 에치백(etch back) 또는 화학적기계적연마(Chemical Mechanical Polishing) 공정일 수 있다. 그리고, 평탄화 공정은 일명 노드 분리(node isolation) 공정이라 일컫기도 한다.
도 2c에 도시된 바와 같이, 희생막(23)을 부분식각(partial etch)한다. 이로써, 하부전극(25)의 일부가 노출된다.
희생막(23)의 부분식각은 불소(F)계열의 케미컬(chemical)을 이용하는 습식식각(wet etch)으로, 식각되는 희생막(23)의 깊이(H)는 하부전극(25)간 최소거리(D1)를 갖는 영역 아래까지 포함하는 것이 바람직하다. 여기서, 불소계열의 케미컬은 불화수소(HF) 또는 BOE(bufferd oxide etchant) 용액일 수 있다.
도 2d에 도시된 바와 같이, 노출된 하부전극(25)의 선폭을 감소시킨다.
하부전극(25)의 선폭 감소는 습식식각, 특히 염산(HCl)계열의 케미컬을 이용하는데, 하부전극(25)의 선폭이 감소되므로 인해 하부전극(25A)간 최소거리(D2)는 증가된다.
또한, 선폭 감소로 인해 하부전극(25)은 상부영역의 폭이 하부영역의 폭보다 작아진다.
도 2e에 도시된 바와 같이, 잔류하는 희생막(23A)을 제거하여 하부전극(25A)의 양측벽면을 노출시킨다.
희생막(23A)의 제거는 불소(F)계열의 케미컬을 이용한다. 여기서, 불소계열의 케미컬은 불화수소(HF) 또는 BOE(bufferd oxide etchant) 용액일 수 있다.
이후, 유전막 및 상부전극 - 플레이트(plate) 또는 상부전극이라 일컬음 - 을 순차적으로 형성하여 캐피시터를 형성한다.
전술한 바와 같은 본 발명의 실시예는 캐패시터의 하부전극(25A)의 형성에 있어서, 하부전극(25A)의 하부폭(CD4)을 충분히 확보하여 리닝현상을 방지하고, 상부선폭만을 선택적으로 축소시켜 하부전극(25A)간 최소간격(D2)을 증가시킨다. 때문에 하부전극(25A)간 붙어버리는 현상을 방지할 수 있다.
또한, 습식식각 공정을 통해서 하부전극(25A)의 최소간격(D2)를 확보해주기 때문에 개방영역(24)의 선폭을 크게 가져갈 수 있다. 이는 더 높은 희생막(23)을 식각할 수 있도록 공정마진(margin)이 증가된 것을 의미하며, 결과적으로 하부전극(25A)의 높이를 증가시킬 수 있다.
따라서, 실시예에 따른 캐패시터는 안정적인 하부전극(25A)을 확보하며, 나아가 캐패시터의 전정용량을 증가시킬 수 있다.
이상에서 설명한 본 발명은 전술한 실시예 및 첨부된 도면에 의해 한정되는 것이 아니고, 본 발명의 기술적 사상을 벗어나지 않는 범위 내에서 여러 가지 치환, 변형 및 변경이 가능하다는 것이 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자에게 있어 명백할 것이다.
도 1은 수직적으로 높이를 증가시킨 캐패시터의 하부전극을 나타낸 단면도.
도 2a 내지 도 2e는 본 발명의 실시예에 따른 캐패시터의 제조 방법을 나타낸 공정단면도.
* 도면의 주요부분에 대한 부호의 설명 *
21 : 기판
22 : 식각정지막
25A : 하부전극

Claims (13)

  1. 기판상에 높이에 따라 서로 다른 선폭을 갖는 하부전극을 형성하는 단계;
    상기 하부전극 상에 유전막을 형성하는 단계; 및
    상기 유전막 상에 상부전극을 형성하는 단계
    를 포함하는 캐패시터 제조 방법.
  2. 제1항에 있어서,
    상기 하부전극은 상부영역의 폭이 하부영역의 폭보다 작은 것을 특징으로 하는 캐패시터 제조 방법.
  3. 제1항에 있어서,
    상기 하부전극을 형성하는 단계는,
    상기 기판상에 복수의 개방영역이 형성된 희생막패턴을 형성하는 단계;
    상기 개방영역에 도전막을 매립하는 단계;
    상기 희생막패턴의 일부를 식각하여 상기 도전막의 일부를 노출시키는 단계;
    상기 노출된 도전막의 선폭을 감소시키는 단계; 및
    상기 잔류하는 희생막패턴을 제거하여 도전막의 양측벽을 노출시키는 단계
    를 포함하는 캐패시터의 제조 방법.
  4. 제3항에 있어서,
    상기 도전막의 선폭을 감소시키는 단계는 습식식각으로 진행하는 캐패시터의 제조 방법.
  5. 제3항에 있어서,
    상기 도전막은 폴리실리콘막으로 형성하는 캐패시터의 제조 방법.
  6. 제5항에 있어서,
    상기 도전막의 선폭을 감소시키는 단계는 염산(HCl)계열의 케미컬을 이용하는 캐패시터의 제조 방법.
  7. 제3항에 있어서,
    상기 희생막패턴의 일부식각은 습식으로 진행하는 캐패시터의 제조 방법.
  8. 제3항에 있어서,
    상기 희생막패턴은 산화막으로 형성하는 캐패시터의 제조 방법.
  9. 제3항에 있어서,
    상기 희생막패턴은 PSG(Phospho Silicate Glass)막 또는 PETEOS(Plasma Enhanced Tetra Ethyl Ortho Silicate)막으로 형성하거나, PSG막과 PETEOS막이 적층된 적층막으로 형성하는 캐패시터의 제조 방법.
  10. 제8항 또는 제9항에 있어서,
    상기 희생막패턴의 일부식각은 불소(F)계열의 케미컬을 이용하는 캐패시터의 제조 방법.
  11. 제8항 또는 제9항에 있어서,
    상기 희생막패턴의 일부식각은 불화수소(HF) 또는 BOE(bufferd oxide etchant) 용액으로 진행하는 캐패시터의 제조 방법.
  12. 제3항에 있어서,
    상기 일부식각되는 희생막패턴의 깊이는 상기 도전막간 최소거리를 갖는 영역의 아래까지 포함하는 캐패시터의 제조 방법.
  13. 제3항에 있어서,
    상기 잔류하는 희생막패턴을 제거하는 단계는 습식으로 진행하는 캐패시터의 제조 방법.
KR1020070111140A 2007-11-01 2007-11-01 캐패시터 제조 방법 KR20090044865A (ko)

Priority Applications (1)

Application Number Priority Date Filing Date Title
KR1020070111140A KR20090044865A (ko) 2007-11-01 2007-11-01 캐패시터 제조 방법

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
KR1020070111140A KR20090044865A (ko) 2007-11-01 2007-11-01 캐패시터 제조 방법

Publications (1)

Publication Number Publication Date
KR20090044865A true KR20090044865A (ko) 2009-05-07

Family

ID=40855364

Family Applications (1)

Application Number Title Priority Date Filing Date
KR1020070111140A KR20090044865A (ko) 2007-11-01 2007-11-01 캐패시터 제조 방법

Country Status (1)

Country Link
KR (1) KR20090044865A (ko)

Cited By (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20130149833A1 (en) * 2011-12-13 2013-06-13 Samsung Electronics Co., Ltd. Methods of Manufacturing Semiconductor Devices
US11355497B2 (en) 2020-02-14 2022-06-07 Samsung Electronics Co., Ltd. Memory cell capacitor with varying width and supportive structures
US11411075B2 (en) 2020-07-29 2022-08-09 Samsung Electronics Co., Ltd. Semiconductor device and method of manufacturing the same

Cited By (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20130149833A1 (en) * 2011-12-13 2013-06-13 Samsung Electronics Co., Ltd. Methods of Manufacturing Semiconductor Devices
KR20130067136A (ko) * 2011-12-13 2013-06-21 삼성전자주식회사 반도체 소자의 제조 방법
US8790986B2 (en) 2011-12-13 2014-07-29 Samsung Electronics Co., Ltd. Methods of manufacturing semiconductor devices
US11355497B2 (en) 2020-02-14 2022-06-07 Samsung Electronics Co., Ltd. Memory cell capacitor with varying width and supportive structures
US11411075B2 (en) 2020-07-29 2022-08-09 Samsung Electronics Co., Ltd. Semiconductor device and method of manufacturing the same

Similar Documents

Publication Publication Date Title
KR100587635B1 (ko) 반도체소자의 제조 방법
JP2007180493A (ja) 半導体装置の製造方法
US20140159131A1 (en) Reservoir capacitor of semiconductor device and method for fabricating the same
KR100650632B1 (ko) 캐패시터의 제조 방법 및 이를 이용한 반도체 장치의 제조방법
JP2001053248A (ja) 半導体素子のシリンダ形ストレージ電極製造方法
KR20130134139A (ko) 반도체 소자 및 그 형성 방법
US9362421B2 (en) Semiconductor device including a support structure
KR20120004212A (ko) 캐패시터 제조 방법
CN114420641A (zh) 半导体结构的形成方法以及半导体结构
KR20090044865A (ko) 캐패시터 제조 방법
KR20070008974A (ko) 스토리지 노드들을 갖는 반도체 소자 및 그 제조방법
KR100756788B1 (ko) 반도체 소자의 제조방법
KR20100036006A (ko) 반도체 소자의 제조방법
KR100879744B1 (ko) 반도체장치의 캐패시터 제조방법
JP2005064505A (ja) 半導体キャパシタ構造及びその製造方法
US20120214304A1 (en) Semiconductor device and method of manufacturing the same
KR100913016B1 (ko) 반도체 소자의 캐패시터 및 이의 형성 방법
KR20060107130A (ko) 스토리지 노드 전극을 갖는 반도체소자 및 그 제조방법
KR100682195B1 (ko) 반도체 캐패시터의 스토리지노드 형성방법
KR20060004508A (ko) 커패시터 제조 방법
KR20080088921A (ko) 커패시터 제조 방법
KR100878495B1 (ko) 반도체 소자의 캐패시터 제조방법
US7736974B2 (en) Method for manufacturing semiconductor device to prevent defects due to insulation layer volume change
KR20050059796A (ko) 반도체 소자의 캐패시터 형성방법
KR100913015B1 (ko) 반도체 소자 및 그 제조 방법

Legal Events

Date Code Title Description
A201 Request for examination
E902 Notification of reason for refusal
E601 Decision to refuse application