KR20100036006A - 반도체 소자의 제조방법 - Google Patents

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Abstract

본 발명은 스토리지 노드용 홀의 식각 공정을 안정화하여 반도체 소자의 특성 및 신뢰성을 개선할 수 있는 반도체 소자의 제조방법을 개시한다. 개시된 본 발명에 따른 반도체 소자의 제조방법은, 반도체 기판 상부에 실리콘막을 형성하는 단계, 상기 실리콘막을 식각하여 홀을 형성하는 단계, 상기 홀의 표면을 포함하는 실리콘막 상에 금속계막을 형성하는 단계 및 상기 실리콘막 상에 형성된 금속계막을 제거하여 상기 홀 내에 스토리지 노드를 형성하는 단계를 포함한다.

Description

반도체 소자의 제조방법{METHOD OF MANUFACTURING SEMICONDUCTOR DEVICE}
본 발명은 반도체 소자의 제조방법에 관한 것으로, 보다 상세하게, 스토리지 노드용 홀의 식각 공정을 안정화하여 반도체 소자의 특성 및 신뢰성을 개선할 수 있는 반도체 소자의 제조방법에 관한 것이다.
반도체 메모리 소자의 수요가 급증함에 따라 고용량의 캐패시터를 얻기 위한 다양한 기술들이 제안되고 있다. 여기서, 캐패시터는 스토리지 노드와 플레이트 노드 사이에 유전막이 개재된 구조로서, 그 용량은 전극의 표면적과 유전막의 유전율에 비례하며, 전극들 간의 간격, 즉, 유전막의 두께에 반비례한다.
따라서, 고용량의 캐패시터를 얻기 위해 유전율이 큰 유전막을 사용하거나, 전극의 표면적을 확대시키거나, 또는, 전극들 간의 거리를 줄이는 것이 요구된다. 그런데, 전극들 간의 거리, 즉, 유전막의 두께를 줄이는 것은 그 한계가 있는 바, 고용량의 캐패시터를 형성하기 위한 연구는 유전율이 큰 유전막을 사용하거나, 또는, 캐패시터의 높이를 증가시켜 전극의 표면적을 넓히는 방식으로 진행되고 있다.
여기서, 상기 전극의 표면적을 증가시키기 위한 방법으로는 캐패시터를 오목형 또는 실린더형의 3차원 구조로 형성하는 방법이 있다. 이 중에서도 실린더형의 캐패시터를 형성하면, 스토리지 노드의 양면을 모두 활용할 수 있기 때문에 오목 형의 캐패시터에 비해 상대적으로 매우 넓은 전극 면적을 가지며, 따라서, 고집적 소자에 적용하기에 유리하다.
이하에서는, 종래 기술에 따른 실린더형 캐패시터를 갖는 반도체 소자의 제조방법을 간략하게 설명하도록 한다.
반도체 기판 상부에 층간 절연막을 형성한 후, 상기 층간 절연막 내에 스토리지 노드 콘택 플러그를 형성한다. 상기 층간 절연막 상에 스토리지 노드의 형성틀로서 작용할 몰드 절연막을 형성한다. 여기서, 상기 몰드 절연막은 산화막, 예컨대, TEOS막으로 형성한다. 그런 다음, 상기 몰드 절연막을 식각하여 스토리지 노드 콘택 플러그를 노출시키는 홀을 형성한다.
상기 홀의 표면을 포함한 몰드 절연막 상에 스토리지 노드용 도전막을 형성한 후, 상기 몰드 절연막 상에 형성된 스토리지 노드용 도전막 부분을 제거하여 스토리지 노드를 형성한다. 상기 스토리지 노드의 형성틀로서 작용한 몰드 절연막을 제거하기 위한 딥-아웃 공정을 수행하고, 상기 스토리지 노드 상에 유전막과 플레이트 노드를 차례로 형성하여 실린더형 캐패시터를 형성한다.
그러나, 전술한 종래 기술의 경우에는 상기 몰드 절연막을 산화막으로 형성하기 때문에, 상기 스토리지 노드용 홀을 형성하기 위한 식각 공정을 제대로 수행하기 어렵다.
다시 말해, 반도체 소자의 고집적화 추세에 따라 충분한 셀 캐패시턴스를 확보하기 위하여 스토리지 노드의 높이가 증가하였을 뿐 아니라 스토리지 노드 사이 의 공간이 협소해졌는데, 상기 산화막으로 이루어진 몰드 절연막은 식각 공정시 용이하게 식각되지 못한다. 특히, 상기 산화막으로 이루어진 몰드 절연막의 식각 공정시 스토리지 노드용 홀의 경사도가 수직하게 형성되기 어렵다.
그 결과, 상기 식각 공정시 스토리지 노드 콘택 플러그가 노출되지 않아 스토리지 노드와 스토리지 노드 콘택 플러그 간의 전기적인 연결이 이루어지지 않으며, 이로 인해, 반도체 소자의 특성 및 신뢰성이 저하된다.
또한, 전술한 종래 기술의 경우에는 상기 몰드 절연막이 TEOS막으로 형성되기 때문에, 후속 딥-아웃 공정시 TEOS막 내의 카본키에 의해 미세 브리지 등의 결함이 발생된다. 이로 인해, 전술한 종래 기술의 경우에는 반도체 소자의 특성 및 신뢰성 저하가 더욱 심화된다.
본 발명은 스토리지 노드용 홀의 식각 공정을 안정화할 수 있는 반도체 소자의 제조방법을 제공한다.
또한, 본 발명은 반도체 소자의 특성 및 신뢰성을 개선할 수 있는 반도체 소자의 제조방법을 제공한다.
본 발명의 실시예에 따른 반도체 소자의 제조방법은, 반도체 기판 상부에 실리콘막을 형성하는 단계, 상기 실리콘막을 식각하여 홀을 형성하는 단계, 상기 홀의 표면을 포함하는 실리콘막 상에 금속계막을 형성하는 단계 및 상기 실리콘막 상 에 형성된 금속계막을 제거하여 상기 홀 내에 스토리지 노드를 형성하는 단계를 포함한다.
상기 홀을 형성하는 단계는, HBr 가스, Cl2 가스, CH2F2 가스 및 CF4 가스 중 적어도 하나 이상을 사용하는 건식 식각 방식으로 수행한다.
상기 홀을 형성하는 단계 후, 그리고, 상기 금속계막을 형성하는 단계 전, 상기 홀의 표면을 포함하는 실리콘막 상에 베리어막을 형성하는 단계 및 상기 베리어막이 형성된 반도체 기판을 RTA하는 단계를 더 포함한다.
상기 베리어막은 Ti막을 포함한다.
상기 금속계막은 TiN막을 포함한다.
상기 스토리지 노드를 형성하는 단계 후, 상기 실리콘막을 제거하는 단계 및 상기 스토리지 노드 상에 유전막과 플레이트 노드를 차례로 형성하는 단계를 더 포함한다.
상기 실리콘막을 제거하는 단계는, 질산과 불산의 혼합 용액을 사용하는 습식 식각 공정으로 수행한다.
본 발명은 종래의 산화막 대신에 실리콘막을 식각하여 스토리지 노드용 홀을 형성함으로써, 상기 스토리지 노드용 홀을 형성하기 위한 식각 공정을 안정화할 수 있으며, 이를 통해, 반도체 소자의 특성 및 신뢰성을 개선할 수 있다.
또한, 본 발명은 상기 실리콘막이 후속 딥-아웃 공정시 용이하게 제거됨에 따라 미세 브리지가 유발되지 않는 바, 반도체 소자의 제조 수율을 향상시킬 수 있다.
본 발명은 스토리지 노드 콘택 플러그를 포함한 반도체 기판 상부에 실리콘막을 형성한 후, 상기 실리콘막을 식각하여 상기 스토리지 노드 콘택 플러그를 노출시키는 스토리지 노드용 홀을 형성한다.
이렇게 하면, 상기 실리콘막이 종래의 산화막보다 식각 특성이 상대적으로 우수하므로, 상기 스토리지 노드용 홀을 형성하기 위한 식각 공정을 안정화시킬 수 있다. 따라서, 본 발명은 상기 식각 공정이 제대로 수행되지 않아 스토리지 노드 콘택 플러그가 노출되지 않는 페일을 방지할 수 있는 바, 반도체 소자의 특성 및 신뢰성을 향상시킬 수 있다.
이하에서는, 첨부된 도면을 참조하여 본 발명의 바람직한 실시예를 상세하게 설명하도록 한다.
도 1a 내지 도 1f는 본 발명의 실시예에 따른 반도체 소자의 제조방법을 도시한 공정별 단면도이다.
도 1a를 참조하면, 소정의 하부구조물(도시안됨)이 형성된 반도체 기판(100) 상에 상기 하부구조물을 덮도록 절연막(110)을 증착한 후, 상기 절연막(110)를 식각하여 스토리지 노드 콘택 플러그용 홀을 형성한다. 이어서, 상기 홀을 매립하도록, 예컨대, 폴리실리콘막을 증착한 후, 상기 폴리실리콘막을 에치-백하여 상기 절연막(110) 내에 스토리지 노드 콘택 플러그(120)를 형성한다.
도 1b를 참조하면, 상기 스토리지 노드 콘택 플러그(120)를 포함한 절연막(110) 상에 식각 정지막(130)을 형성한다. 상기 식각 정지막(130)은, 예컨대, 질화막으로 형성한다. 그리고 나서, 상기 식각 정지막(130) 상에 실린더형의 스토리지 노드를 위한 형성틀로서 작용하는 몰드막을 형성한다. 상기 몰드막은 실리콘막(140)으로 형성한다.
여기서, 상기 실리콘막(140)은 결함에 양호한 특성을 가지므로, 본 발명의 실시예에서는 상기 실리콘막(140)을 형성한 후에 그 표면을 평탄화하기 위한 CMP 공정을 생략해도 무방하다.
도 1c를 참조하면, 상기 실리콘막(140) 상에 마스크 패턴(도시안됨)을 형성한 후, 상기 마스크 패턴을 식각 마스크로 사용해서 상기 실리콘막(140) 및 식각 정지막(130)을 식각한다. 여기서, 상기 실리콘막(140)의 식각은 건식 식각 방식으로 수행하며, 상기 건식 식각 방식은 HBr 가스, Cl2 가스, CH2F2 가스 및 CF4 가스 중 적어도 하나 이상, 바람직하게, HBr 가스와 Cl2 가스를 사용하여 수행한다.
그 결과, 반도체 기판(100) 상부에 스토리지 노드 콘택 플러그(120)를 노출시키는 다수의 스토리지 노드용 홀(H)이 형성된다. 그리고 나서, 상기 마스크 패턴을 제거한다.
여기서, 본 발명은 종래의 산화막보다 식각 특성이 우수한 실리콘막(140)을 식각하여 스토리지 노드용 홀(H)을 형성하므로 상기 식각 공정을 안정화할 수 있으다. 이를 통해, 본 발명은 상기 스토리지 노드용 홀(H)의 저면에서 스토리지 노드 콘택 플러그(120)가 노출되지 않아 스토리지 노드와 스토리지 노드 콘택 플러그(120)가 제대로 콘택되지 않는 페일을 방지할 수 있으며, 따라서, 본 발명은 반도체 소자의 특성 및 신뢰성을 개선할 수 있다.
또한, 본 발명은 상기 스토리지 노드용 홀(H)의 식각 공정이 안정화됨에 따라 스토리지 노드용 홀(H)의 높이를 증가시킬 수 있고, 스토리지 노드용 홀(H) 측벽이 수직한 경사도를 갖도록 형성할 수 있으므로, 셀 캐패시턴스를 효과적으로 증가시킬 수 있다.
도 1d를 참조하면, 상기 스토리지 노드용 홀(H)의 표면을 포함하는 실리콘막(140) 상에 Ti막으로 베리어막(도시안됨)을 형성한 후, 상기 베리어막이 형성된 반도체 기판(100)을 RTA(Rapid Thermal Annealing)한다. 그리고 나서, 상기 베리어막 상에 스토리지 노드용 도전막으로서 금속계막(150)을 형성한다. 상기 금속계막(150)은, 예컨대, TiN막을 포함한다.
도 1e를 참조하면, 상기 실리콘막(140) 상에 형성된 금속계막을 에치백, 또는, CMP 공정을 통해 제거하여, 상기 스토리지 노드용 홀(H) 내에 스토리지 노드(SN)를 형성한다.
도 1f를 참조하면, 상기 스토리지 노드(SN)가 형성된 반도체 기판(100)에 대해 상기 실리콘막을 제거하기 위한 습식 딥-아웃 공정을 수행한다. 상기 습식 딥-아웃 공정은 질산과 불산의 혼합 용액을 사용하여 수행하며, 상기 질산과 불산의 혼합 용액은 실리콘막:질화막의 식각 선택비가, 예컨대, 50:1∼1000:1인 용액이다.
여기서, 상기 실리콘막은 상기 질산과 불산의 혼합 용액에 의해 선택적으로 제거 가능할 뿐 아니라 종래의 산화막 딥-아웃시 발생되던 미세 브리지가 발생되지 않으므로, 본 발명은 반도체 소자의 제조 수율을 향상시킬 수 있다.
이후, 도시하지는 않았으나 상기 스토리지 노드 상에 유전체막과 플레이트 노드를 형성한 다음, 공지된 일련의 후속 공정들을 차례로 수행하여 본 발명의 실시예에 따른 반도체 소자의 제조를 완성한다.
이상, 여기에서는 본 발명을 특정 실시예에 관련하여 도시하고 설명하였지만, 본 발명이 그에 한정되는 것은 아니며, 이하의 특허청구의 범위는 본 발명의 정신과 분야를 이탈하지 않는 한도 내에서 본 발명이 다양하게 개조 및 변형될 수 있다는 것을 당업계에서 통상의 지식을 가진 자가 용이하게 알 수 있다.
도 1a 내지 도 1f는 본 발명의 실시예에 따른 반도체 소자의 제조방법을 설명하기 위한 공정별 단면도.
* 도면의 주요 부분에 대한 부호의 설명 *
100 : 반도체 기판 110 : 절연막
120 : 스토리지 노드 콘택 플러그 130 : 식각 정지막
140 : 실리콘막 H : 스토리지 노드용 홀
150 : 금속계막 SN : 스토리지 노드

Claims (7)

  1. 반도체 기판 상부에 실리콘막을 형성하는 단계;
    상기 실리콘막을 식각하여 홀을 형성하는 단계;
    상기 홀의 표면을 포함하는 실리콘막 상에 금속계막을 형성하는 단계; 및
    상기 실리콘막 상에 형성된 금속계막을 제거하여 상기 홀 내에 스토리지 노드를 형성하는 단계;
    를 포함하는 반도체 소자의 제조방법.
  2. 제 1 항에 있어서,
    상기 홀을 형성하는 단계는, HBr 가스, Cl2 가스, CH2F2 가스 및 CF4 가스 중 적어도 하나 이상을 사용하는 건식 식각 방식으로 수행하는 것을 특징으로 하는 반도체 소자의 제조방법.
  3. 제 1 항에 있어서,
    상기 홀을 형성하는 단계 후, 그리고, 상기 금속계막을 형성하는 단계 전,
    상기 홀의 표면을 포함하는 실리콘막 상에 베리어막을 형성하는 단계; 및
    상기 베리어막이 형성된 반도체 기판을 RTA하는 단계;
    를 더 포함하는 것을 특징으로 하는 반도체 소자의 제조방법.
  4. 제 3 항에 있어서,
    상기 베리어막은 Ti막을 포함하는 것을 특징으로 하는 반도체 소자의 제조방법.
  5. 제 1 항에 있어서,
    상기 금속계막은 TiN막을 포함하는 것을 특징으로 하는 반도체 소자의 제조방법.
  6. 제 1 항에 있어서,
    상기 스토리지 노드를 형성하는 단계 후,
    상기 실리콘막을 제거하는 단계; 및
    상기 스토리지 노드 상에 유전막과 플레이트 노드를 차례로 형성하는 단계;
    를 더 포함하는 것을 특징으로 하는 반도체 소자의 제조방법.
  7. 제 6 항에 있어서,
    상기 실리콘막을 제거하는 단계는, 질산과 불산의 혼합 용액을 사용하는 습식 식각 공정으로 수행하는 것을 특징으로 하는 반도체 소자의 제조방법.
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* Cited by examiner, † Cited by third party
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* Cited by examiner, † Cited by third party
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KR20040001227A (ko) * 2002-06-27 2004-01-07 주식회사 하이닉스반도체 캐패시터 형성 방법
KR20080060317A (ko) * 2006-12-27 2008-07-02 주식회사 하이닉스반도체 반도체소자의 캐패시터 제조 방법
KR20080086185A (ko) * 2007-03-22 2008-09-25 주식회사 하이닉스반도체 플래시 메모리 소자의 제조 방법

Cited By (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US8962437B2 (en) 2012-03-19 2015-02-24 SK Hynix Inc. Method for fabricating capacitor with high aspect ratio
US9230808B2 (en) 2012-08-06 2016-01-05 Samsung Electronics Co., Ltd. Method of fabricating semiconductor device using photo key

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