KR100939771B1 - 반도체 소자의 캐패시터 형성방법 - Google Patents

반도체 소자의 캐패시터 형성방법 Download PDF

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Abstract

반도체 소자의 캐패시터 형성방법은, 캐패시터 형성 영역을 가지며, 스토리지 노드 콘택플러그를 포함한 층간절연막이 형성된 반도체 기판 상에 절연막을 형성하는 단계; 상기 캐패시터 형성 영역의 절연막 부분을 균일한 두께만큼 잔류되도록 식각하는 단계; 상기 절연막이 식각된 부분을 매립하도록 제1폴리실리콘막을 형성하는 단계; 상기 제1폴리실리콘막 및 절연막을 식각하여 상기 스토리지 노드 콘택플러그를 노출시키는 스토리지 노드용 홀을 형성하는 단계; 상기 홀을 포함한 기판 전면 상에 상기 홀의 프로파일을 따라 상기 스토리지 노드 콘택플러그를 노출시키는 제1유전막을 형성하는 단계; 상기 노출된 스토리지 노드 콘택플러그 및 홀 내의 제1유전막 상에 제2폴리실리콘막을 형성하는 단계; 상기 제2폴리실리콘막을 포함한 기판 전면 상에 상기 홀의 프로파일을 따라 제2유전막을 형성하는 단계; 상기 절연막과 홀 사이의 제1폴리실리콘막 상부가 노출되도록 제2 및 제1유전막을 리세스하는 단계; 및 상기 리세스된 제2 및 제1유전막 상에 상기 홀을 매립하도록 제3폴리실리콘막을 형성하는 단계;를 포함한다.

Description

반도체 소자의 캐패시터 형성방법{METHOD FOR FORMING CAPACITOR OF SEMICONDUCTOR DEVICE}
도 1은 종래의 문제점을 보여주는 반도체 소자의 사진.
도 2a 내지 도 2i는 본 발명의 실시예에 따른 반도체 소자의 캐패시터 형성방법을 설명하기 위한 공정별 단면도.
*도면의 주요 부분에 대한 부호의 설명*
200 : 반도체 기판 210 : 층간절연막
212 : 스토리지 노드 콘택플러그 220 : 절연막
230 : 제1폴리실리콘막 H : 스토리지 노드용 홀
232 : 제1유전막 234 : 제2폴리실리콘막
236 : 제2유전막 238 : 제3폴리실리콘막
240 : 캐패시터
본 발명은 반도체 소자의 캐패시터 형성방법에 관한 것으로, 보다 상세하게는, 상기 캐패시터의 기울어짐(Leaning) 현상 및 브리지(Bridge)를 방지할 수 있는 반도체 소자의 캐패시터 형성방법에 관한 것이다.
반도체 메모리 소자의 수요가 급증함에 따라 고용량의 캐패시터를 얻기 위한 다양한 기술들이 제안되고 있다. 여기서, 캐패시터는 스토리지 노드(Storage Node)와 플레이트 노드(Plate Node) 사이에 유전막(Dielectric)이 개재된 구조로서, 그 용량은 전극 표면적과 유전막의 유전율에 비례하며, 전극들간의 간격, 즉, 유전막의 두께에 반비례한다.
따라서, 고용량의 캐패시터를 얻기 위해서는 유전율이 큰 유전막을 사용하거나, 전극 표면적을 확대시키거나, 또는, 전극들간의 거리를 줄이는 것이 요구된다. 그런데, 전극들간의 거리, 즉, 유전막의 두께를 줄이는 것은 그 한계가 있는 바, 고용량의 캐패시터를 형성하기 위한 연구는 유전율이 큰 유전막을 사용하거나, 또는, 전극 표면적을 넓히는 방식으로 진행되고 있다.
여기서, 상기 전극 표면적을 증가시키기 위한 방법으로는 스토리지 노드의 형태를 오목(Concave) 또는 실린더(Cylinder) 형태의 3차원 구조로 형성하는 방법이 있는데, 이 중에서도 실린더 형태의 스토리지 노드는 양면을 모두 활용할 수 있는 CIAIC(Cathode-Insulator-Anode-Insulator-Cathode) 구조를 갖기 때문에 오목 형태의 스토리지 노드에 비해 상대적으로 매우 넓은 전극 면적을 가지며, 고집적 소자에 적용하기에 유리하다.
이하에서는, 종래 기술에 따른 실린더형 스토리지 노드를 갖는 반도체 소자의 캐패시터 형성방법을 간략하게 설명하도록 한다.
먼저, 스토리지 노드 콘택플러그가 형성된 반도체 기판의 층간절연막 상에 실린더형의 스토리지 노드를 위한 형성틀로서 작용할 몰드절연막을 증착한 후, 상기 몰드절연막을 식각하여 스토리지 노드 콘택플러그를 노출시키는 홀을 형성한다.
그 다음, 상기 홀의 표면을 포함한 몰드절연막 상에 스토리지 노드용 도전막로서 폴리실리콘막을 형성한 후, 몰드절연막을 제거하여 실린더형의 스토리지 노드를 형성한다. 계속해서, 상기 스토리지 노드 상에 유전막과 플레이트 노드를 차례로 형성하여 캐패시터를 형성한다.
그러나, 전술한 종래 기술의 경우에는 스토리지 노드용 도전막을 형성한 후에 스토리지 노드의 형성틀로서 작용한 몰드절연막이 제거되기 때문에 캐패시터의 기울어짐(Leaning) 현상이 발생되며, 이 때문에, 인접한 캐패시터간 브리지(Bridge)가 유발된다.
도 1은 종래의 문제점을 보여주는 반도체 소자의 사진이다.
도 1에 도시된 바와 같이, 상기 캐패시터의 기울어짐 현상에 의한 브리지는, 디램(DRAM) 테스터시 발생되는 페일(Fail)의 주요 원인이 되므로 소자 특성 및 신뢰성 저하를 유발한다.
본 발명은 실린더형 스토리지 노드를 갖는 캐패시터의 형성방법에 있어서, 상기 캐패시터의 기울어짐(Leaning) 현상 및 브리지(Bridge)를 방지할 수 있는 반도체 소자의 캐패시터 형성방법을 제공한다.
또한, 본 발명은 상기 캐패시터의 기울어짐 현상 및 브리지를 방지함으로써, 소자 특성 및 신뢰성을 향상시킬 수 있는 반도체 소자의 캐패시터 형성방법을 제공 한다.
본 발명에 따른 반도체 소자의 캐패시터 형성방법은, 캐패시터 형성 영역을 가지며, 스토리지 노드 콘택플러그를 포함한 층간절연막이 형성된 반도체 기판 상에 절연막을 형성하는 단계; 상기 캐패시터 형성 영역의 절연막 부분을 균일한 두께만큼 잔류되도록 식각하는 단계; 상기 절연막이 식각된 부분을 매립하도록 제1폴리실리콘막을 형성하는 단계; 상기 제1폴리실리콘막 및 절연막을 식각하여 상기 스토리지 노드 콘택플러그를 노출시키는 스토리지 노드용 홀을 형성하는 단계; 상기 홀을 포함한 기판 전면 상에 상기 홀의 프로파일을 따라 상기 스토리지 노드 콘택플러그를 노출시키는 제1유전막을 형성하는 단계; 상기 노출된 스토리지 노드 콘택플러그 및 홀 내의 제1유전막 상에 제2폴리실리콘막을 형성하는 단계; 상기 제2폴리실리콘막을 포함한 기판 전면 상에 상기 홀의 프로파일을 따라 제2유전막을 형성하는 단계; 상기 절연막과 홀 사이의 제1폴리실리콘막 상부가 노출되도록 제2 및 제1유전막을 리세스하는 단계; 및 상기 리세스된 제2 및 제1유전막 상에 상기 홀을 매립하도록 제3폴리실리콘막을 형성하는 단계;를 포함한다.
여기서, 상기 제1폴리실리콘막을 형성하는 단계 후, 그리고, 상기 제1폴리실리콘막을 식각하여 스토리지 노드용 홀을 형성하는 단계 전, 상기 제1폴리실리콘막을 CMP(Chemical Mechanical Polishing)하여 평탄화시키는 단계;를 더 포함한다.
상기 스토리지 노드 콘택플러그를 노출시키는 제1유전막을 형성하는 단계는, 상기 홀을 포함한 기판 전면 상에 상기 홀의 프로파일을 따라 제1유전막을 형성하 는 단계; 및 상기 홀 저면에 형성된 제1유전막 부분을 제거하여 상기 스토리지 노드 콘택플러그를 노출시키는 단계;를 포함한다.
상기 제2폴리실리콘막을 형성하는 단계는, 상기 노출된 스토리지 노드 콘택플러그를 포함한 기판 전면 상에 상기 홀의 프로파일을 따라 제2폴리실리콘막을 형성하는 단계; 및 상기 제2폴리실리콘막을 식각하여 상기 홀 내에만 제2폴리실리콘막을 잔류시키는 단계;를 포함한다.
(실시예)
이하, 첨부된 도면에 참조하여 본 발명의 바람직한 실시예를 상세하게 설명하도록 한다.
본 발명은, 실린더형 캐패시터의 형성시 스토리지 노드의 형성틀로서 산화막 재질의 절연막 대신에 폴리실리콘막을 사용한다. 즉, 상기 폴리실리콘막을 식각하여 스토리지 노드용 홀을 형성한 다음에 상기 홀에 유전막과 도전막을 차례로 증착하여 캐패시터를 형성한다.
이렇게 하면, 실린더형 스토리지 노드를 형성한 후에 상기 스토리지 노드의 형성틀로서 작용한 절연막을 제거할 필요가 없으므로, 캐패시터의 기울어짐(Leaning) 현상 및 인접한 캐패시터간 브리지(Bridge)를 방지할 수 있으며, 이를 x통해, 반도체 소자 특성 및 신뢰성을 향상시킬 수 있다.
도 2a 내지 도 2i는 본 발명의 실시예에 따른 반도체 소자의 캐패시터 형성방법을 설명하기 위한 공정별 단면도이다.
도 2a를 참조하면, 캐패시터 형성 영역을 가지며, 소정의 하부구조물(도시안 됨)들이 형성된 반도체 기판(200) 상에 상기 하부구조물들을 덮도록 층간절연막(210)을 형성한 후, 상기 층간절연막 내에 스토리지 노드 콘택플러그(212)를 형성한다. 그 다음, 상기 스토리지 노드 콘택플러그(212)를 포함한 층간절연막(210) 상에 산화막 재질의 절연막(220)을 형성한다.
도 2b를 참조하면, 상기 반도체 기판(200)의 캐패시터 형성 영역에 형성된 절연막(220) 부분을 식각한다. 이때, 상기 식각은 상기 스토리지 노드 콘택플러그(212)가 노출되지 않도록 상기 절연막(220) 부분이 균일한 두께로 잔류되도록 수행한다.
도 2c를 참조하면, 상기 절연막(220)이 식각된 기판(200) 결과물 상에 절연막(220)이 식각된 부분이 매립되도록 제1폴리실리콘막(230)을 증착한다. 이어서, 상기 제1폴리실리콘막(230)을 상기 절연막(220)이 노출될 때까지 CMP(Chemical Mechanical Polishing)하여 그 표면을 평탄화시킨다.
도 2d를 참조하면, 상기 CMP된 제1폴리실리콘막(230) 상에 스토리지 노드 예정 영역을 노출시키는 제1마스크패턴(도시안됨)을 형성한 후, 상기 제1마스크패턴에 의해 노출된 제1폴리실리콘막(230) 및 절연막(220) 부분을 식각하여 스토리지 노드 콘택플러그(212)를 노출시키는 스토리지 노드용 홀(H)을 형성한다. 그리고 나서, 상기 제1마스크패턴을 제거한다.
도 2e를 참조하면, 상기 스토리지 노드용 홀(H)이 형성된 기판(200) 전면 상에 상기 스토리지 노드용 홀(H)의 프로파일을 따라 제1유전막(232)을 증착한 다음, 상기 제1유전막(232) 상에 상기 스토리지 노드용 홀(H)의 저면 부분을 노출시키는 제2마스크패턴(도시안됨)을 형성한다.
계속해서, 상기 제2마스크패턴에 의해 노출된 스토리지 노드용 홀(H) 저면 부분의 제1유전막(232)을 선택적으로 제거하여 상기 스토리지 노드 콘택플러그(212)를 노출시킨 후, 제2마스크패턴을 제거한다.
도 2f를 참조하면, 상기 노출된 스토리지 노드 콘택플러그(212)를 포함한 기판(200) 전면 상에 상기 스토리지 노드용 홀(H)의 프로파일을 따라 제2폴리실리콘막(234)을 증착한다. 그 다음, 상기 제2폴리실리콘막(234)을 스토리지 노드용 홀(H) 내에만 잔류되도록 식각하여 제2폴리실리콘막(234)을 분리시킨다.
도 2g를 참조하면, 상기 제2폴리실리콘막(234) 상에 상기 스토리지 노드용 홀(H)의 프로파일을 따라 제2유전막(236)을 형성한다.
도 2h를 참조하면, 상기 제2유전막(236) 상에 상기 절연막(220)과 스토리지 노드용 홀(H) 사이의 제1폴리실리콘막(234) 상부를 노출시키는 제3마스크패턴(도시안됨)을 형성한 후, 상기 제3마스크패턴에 의해 노출된 제2 및 제1유전막(236,232) 부분을 리세스하고, 그리고 나서, 제3마스크패턴을 제거한다.
도 2i를 참조하면, 상기 리세스된 제2 및 제1유전막(236,232) 상에 상기 스토리지 노드용 홀(H)을 매립하도록 제3폴리실리콘막(238)을 형성하여 캐패시터(240)를 형성한다. 이때, 상기 리세스된 부분을 통해 제1폴리실리콘막(230)과 제3폴리실리콘막(238) 부분이 콘택된다.
이후, 도시하지는 않았지만 공지된 일련의 후속 공정들을 차례로 수행하여 본 발명의 실시예에 따른 반도체 소자의 캐패시터를 완성한다.
여기서, 본 발명은 양면을 모두 활용할 수 있는 CIAIC(Cathode-Insulator-Anode-Insulator-Cathode) 구조를 갖는 실린더형 캐패시터를 형성함으로써, 오목 형태에 비해 상대적으로 매우 넓은 전극 면적을 확보할 수 있으며, 따라서, 고집적 소자에 적용하기에 유리하다.
또한, 본 발명은 상기 실린더형 캐패시터의 형성시 스토리지 노드의 형성틀로서 산화막 재질의 절연막 대신에 폴리실리콘막을 적용함으로써, 상기 절연막의 제거시 유발되는 캐패시터의 기울어짐(Leaning) 현상 및 이로 인한 인접한 캐패시터간 브리지(Bridge)를 방지할 수 있으며, 이를 통해, 반도체 소자 특성 및 신뢰성을 향상시킬 수 있다.
이상, 여기에서는 본 발명을 특정 실시예에 관련하여 도시하고 설명하였지만, 본 발명이 그에 한정되는 것은 아니며, 이하의 특허청구의 범위는 본 발명의 정신과 분야를 이탈하지 않는 한도 내에서 본 발명이 다양하게 개조 및 변형될 수 있다는 것을 당업계에서 통상의 지식을 가진 자가 용이하게 알 수 있다.
이상에서와 같이, 본 발명은 실린더형 캐패시터의 형성시 캐패시터의 기울어짐(Leaning) 현상 및 인접한 캐패시터간 브리지(Bridge)를 방지할 수 있으며, 이를 통해, 반도체 소자 특성 및 신뢰성을 향상시킬 수 있다.

Claims (4)

  1. 캐패시터 형성 영역을 가지며, 스토리지 노드 콘택플러그를 포함한 층간절연막이 형성된 반도체 기판 상에 절연막을 형성하는 단계;
    상기 캐패시터 형성 영역의 절연막 부분을 균일한 두께만큼 잔류되도록 식각하는 단계;
    상기 절연막이 식각된 부분을 매립하도록 제1폴리실리콘막을 형성하는 단계;
    상기 제1폴리실리콘막 및 절연막을 식각하여 상기 스토리지 노드 콘택플러그를 노출시키는 스토리지 노드용 홀을 형성하는 단계;
    상기 홀을 포함한 기판 전면 상에 상기 홀의 프로파일을 따라 상기 스토리지 노드 콘택플러그를 노출시키는 제1유전막을 형성하는 단계;
    상기 노출된 스토리지 노드 콘택플러그 및 홀 내의 제1유전막 상에 제2폴리실리콘막을 형성하는 단계;
    상기 제2폴리실리콘막을 포함한 기판 전면 상에 상기 홀의 프로파일을 따라 제2유전막을 형성하는 단계;
    상기 절연막과 홀 사이의 제1폴리실리콘막 상부가 노출되도록 제2 및 제1유전막을 리세스하는 단계; 및
    상기 리세스된 제2 및 제1유전막 상에 상기 홀을 매립하도록 제3폴리실리콘막을 형성하는 단계;
    를 포함하는 것을 특징으로 하는 반도체 소자의 캐패시터 형성방법.
  2. 제 1 항에 있어서,
    상기 제1폴리실리콘막을 형성하는 단계 후, 그리고, 상기 제1폴리실리콘막을 식각하여 스토리지 노드용 홀을 형성하는 단계 전,
    상기 제1폴리실리콘막을 CMP(Chemical Mechanical Polishing)하여 평탄화시키는 단계;를 더 포함하는 것을 특징으로 하는 반도체 소자의 캐패시터 형성방법.
  3. 제 1 항에 있어서,
    상기 스토리지 노드 콘택플러그를 노출시키는 제1유전막을 형성하는 단계는,
    상기 홀을 포함한 기판 전면 상에 상기 홀의 프로파일을 따라 제1유전막을 형성하는 단계; 및
    상기 홀 저면에 형성된 제1유전막 부분을 제거하여 상기 스토리지 노드 콘택플러그를 노출시키는 단계;
    를 포함하는 것을 특징으로 하는 반도체 소자의 캐패시터 형성방법.
  4. 제 1 항에 있어서,
    상기 제2폴리실리콘막을 형성하는 단계는,
    상기 노출된 스토리지 노드 콘택플러그를 포함한 기판 전면 상에 제2폴리실리콘막을 형성하는 단계; 및
    상기 제2폴리실리콘막을 식각하여 상기 홀 내에만 제2폴리실리콘막을 잔류시 키는 단계;
    를 포함하는 것을 특징으로 하는 반도체 소자의 캐패시터 형성방법.
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