KR20080088962A - 반도체 소자의 스토리지 노드 형성방법 - Google Patents

반도체 소자의 스토리지 노드 형성방법 Download PDF

Info

Publication number
KR20080088962A
KR20080088962A KR1020070031888A KR20070031888A KR20080088962A KR 20080088962 A KR20080088962 A KR 20080088962A KR 1020070031888 A KR1020070031888 A KR 1020070031888A KR 20070031888 A KR20070031888 A KR 20070031888A KR 20080088962 A KR20080088962 A KR 20080088962A
Authority
KR
South Korea
Prior art keywords
storage node
hole
forming
film
semiconductor device
Prior art date
Application number
KR1020070031888A
Other languages
English (en)
Inventor
박성민
Original Assignee
주식회사 하이닉스반도체
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 주식회사 하이닉스반도체 filed Critical 주식회사 하이닉스반도체
Priority to KR1020070031888A priority Critical patent/KR20080088962A/ko
Publication of KR20080088962A publication Critical patent/KR20080088962A/ko

Links

Images

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L28/00—Passive two-terminal components without a potential-jump or surface barrier for integrated circuits; Details thereof; Multistep manufacturing processes therefor
    • H01L28/40—Capacitors
    • H01L28/60—Electrodes
    • H01L28/82—Electrodes with an enlarged surface, e.g. formed by texturisation
    • H01L28/90—Electrodes with an enlarged surface, e.g. formed by texturisation having vertical extensions
    • H01L28/91—Electrodes with an enlarged surface, e.g. formed by texturisation having vertical extensions made by depositing layers, e.g. by depositing alternating conductive and insulating layers

Landscapes

  • Engineering & Computer Science (AREA)
  • Power Engineering (AREA)
  • Computer Hardware Design (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Semiconductor Memories (AREA)

Abstract

반도체 소자의 스토리지 노드 형성방법은, 스토리지 노드 콘택플러그가 구비된 반도체 기판 상에 도전막을 형성하는 단계; 상기 도전막을 식각하여 스토리지 노드용 홀을 형성함과 아울러 상기 스토리지 노드용 홀 사이에 스토리지 노드 지지용 홀을 형성하는 단계; 상기 스토리지 노드용 홀 및 상기 스토리지 노드 지지용 홀을 덮도록 절연막을 형성하는 단계; 상기 절연막 상에 상기 스토리지 노드용 홀 및 상기 스토리지 노드용 홀에 인접한 스토리지 노드 지지용 홀의 일부분을 가리는 마스크패턴을 형성하는 단계; 상기 마스크패턴에 의해 노출된 스토리지 노드 지지용 홀의 나머지 부분과 절연막 부분을 제거하는 단계; 및 상기 마스크패턴을 제거하는 단계;를 포함한다.

Description

반도체 소자의 스토리지 노드 형성방법{METHOD FOR FORMING STORAGE NODE OF SEMICONDUCTOR DEVICE}
도 1a 내지 도 1f는 본 발명의 실시예에 따른 반도체 소자의 스토리지 노드 형성방법을 설명하기 위한 공정별 단면도.
* 도면의 주요 부분에 대한 부호의 설명 *
100 : 반도체 기판 102 : 층간절연막
104 : 스토리지 노드 콘택플러그 106 : 도전막
H1 : 스토리지 노드용 홀 H2 : 스토리지 노드 지지용 홀
110 : 절연막 112 : 마스크패턴
본 발명은 캐패시터의 스토리지 노드 형성방법에 관한 것으로, 보다 상세하게는, 스토리지 노드의 기울어짐 현상 및 브리지(Bridge)를 방지하여 소자 특성을 개선하고 제조 수율을 향상시킬 수 있는 반도체 소자의 스토리지 노드 형성방법에 관한 것이다.
반도체 메모리 소자의 수요가 급증함에 따라 고용량의 캐패시터를 얻기 위한 다양한 기술들이 제안되고 있다. 여기서, 캐패시터는 스토리지 노드(Storage Node)와 플레이트 노드(Plate Node) 사이에 유전막(Dielectric)이 개재된 구조로서, 그 용량(Capacitance)은 전극 표면적과 유전막의 유전율에 비례하며, 전극들 간의 간격, 즉, 유전막의 두께에 반비례한다.
따라서, 고용량의 캐패시터를 얻기 위해서는 유전율이 큰 유전막을 사용하거나, 전극 표면적을 확대시키거나, 또는, 전극들 간의 거리를 줄이는 것이 요구된다. 그런데, 전극들 간의 거리, 즉, 유전막의 두께를 줄이는 것은 그 한계가 있는 바, 고용량의 캐패시터를 형성하기 위한 연구는 유전율이 큰 유전막을 사용하거나, 또는, 전극 표면적을 넓히는 방식으로 진행되고 있다.
여기서, 상기 전극 표면적을 증가시키기 위한 방법으로는 스토리지 노드의 형태를 오목(Concave) 또는 실린더(Cylinder) 형태의 3차원 구조로 형성하는 방법이 있는데, 이 중에서도 실린더 형태의 스토리지 노드는 양면을 모두 활용할 수 있는 CIAIC(Cathode-Insulator-Anode-Insulator-Cathode) 구조를 갖기 때문에 오목 형태의 스토리지 노드에 비해 상대적으로 매우 넓은 전극 면적을 가지며, 고집적 소자에 적용하기에 유리하다.
이하에서는, 종래 기술에 따른 실린더형 스토리지 노드를 갖는 반도체 소자의 캐패시터 형성방법을 간략하게 설명하도록 한다.
먼저, 스토리지 노드 콘택플러그가 형성된 반도체 기판의 층간절연막 상에 실린더형의 스토리지 노드를 위한 형성틀로서 작용할 몰드절연막을 증착한 후, 상기 몰드절연막을 식각하여 스토리지 노드 콘택플러그를 노출시키는 홀을 형성한다.
그 다음, 상기 홀의 표면을 포함한 몰드절연막 상에 스토리지 노드용 도전막로서 폴리실리콘막을 형성한 후, 몰드절연막을 제거하기 위한 딥-아웃(Dip-out) 공정을 수행하여 실린더형의 스토리지 노드를 형성한 다음, 상기 스토리지 노드 상에 유전막과 플레이트 노드를 차례로 형성하여 캐패시터를 형성한다.
그러나, 전술한 종래 기술의 경우에는, 상기 스토리지 노드 콘택플러그와 스토리지 노드 간의 접촉 면적이 협소하기 때문에 상기 실린더형 스토리지 노드가 리프팅(Lifting)되면서 상기 스토리지 노드의 기울어짐 현상 및 미소 브리지(Bridge)가 발생되며, 이 때문에, 소자의 오동작이 유발되는 등 소자 특성이 열화되고 제조 수율이 저하된다.
본 발명은 실린더형(Cylinder Type) 스토리지 노드의 형성시, 상기 실린더형 스토리지 노드의 기울어짐 현상 및 브리지(Bridge)를 방지할 수 있는 반도체 소자의 스토리지 노드 형성방법을 제공한다.
또한, 본 발명은 상기 실린더형 스토리지 노드의 기울어짐 현상 및 브리지를 방지함으로써, 소자 특성을 개선하고 제조 수율을 향상시킬 수 있는 반도체 소자의 스토리지 노드 형성방법을 제공한다.
본 발명에 따른 반도체 소자의 스토리지 노드 형성방법은, 스토리지 노드 콘택플러그가 구비된 반도체 기판 상에 도전막을 형성하는 단계; 상기 도전막을 식각하여 스토리지 노드용 홀을 형성함과 아울러 상기 스토리지 노드용 홀 사이에 스토 리지 노드 지지용 홀을 형성하는 단계; 상기 스토리지 노드용 홀 및 상기 스토리지 노드 지지용 홀을 덮도록 절연막을 형성하는 단계; 상기 절연막 상에 상기 스토리지 노드용 홀 및 상기 스토리지 노드용 홀에 인접한 스토리지 노드 지지용 홀의 일부분을 가리는 마스크패턴을 형성하는 단계; 상기 마스크패턴에 의해 노출된 스토리지 노드 지지용 홀의 나머지 부분과 절연막 부분을 제거하는 단계; 및 상기 마스크패턴을 제거하는 단계;를 포함한다.
여기서, 상기 도전막은 폴리실리콘막으로 형성한다.
반도체 기판 상에 도전막을 형성하는 단계 후, 그리고, 상기 도전막을 식각하여 스토리지 노드용 홀을 형성함과 아울러 상기 스토리지 노드용 홀 사이에 스토리지 노드 지지용 홀을 형성하는 단계 전, 상기 도전막을 평탄화시키는 단계;를 더 포함한다.
상기 도전막을 식각하여 스토리지 노드용 홀을 형성함과 아울러 상기 스토리지 노드용 홀 사이에 스토리지 노드 지지용 홀을 형성하는 단계는, 상기 도전막 상에 하드마스크막과 반사방지막을 차례로 형성하는 단계; 상기 반사방지막 상에 스토리지 노드용 홀 형성 영역과 스토리지 노드 지지용 홀 형성 영역을 노출시키는 감광막 패턴을 형성하는 단계; 상기 감광막 패턴에 의해 노출된 반사방지막, 하드마스크막 및 도전막 부분을 차례로 식각하는 단계: 및 상기 감광막 패턴과 반사방지막 및 하드마스크막을 제거하는 단계;를 포함한다.
상기 하드마스크막은 인장 물성을 갖는 질화막, 압축 물성을 갖는 질화막, 실리콘-리치(Si-Rich)한 산화질화막 및 LP-TEOS(Low Pressure-Tetra Ethyl Ortho Silicate)막 중 어느 하나의 막으로 형성한다.
상기 반사방지막은 PE-CVD(Plasma Enhanced-Chemical Vapor Deposition) 방식을 통해 TEOS(Tetra Ethyl Ortho Silicate)막으로 형성한다.
상기 스토리지 노드용 홀 및 상기 스토리지 노드 지지용 홀이 형성된 반도체 기판 상에 절연막을 형성하는 단계 후, 그리고, 상기 절연막 상에 상기 스토리지 노드용 홀 및 상기 스토리지 노드용 홀에 인접한 스토리지 노드 지지용 홀 부분을 가리는 마스크패턴을 형성하는 단계 전, 상기 절연막을 상기 스토리지 노드용 홀 및 상기 스토리지 노드 지지용 홀의 상부가 노출될 때까지 평탄화하는 단계;를 더 포함한다.
상기 평탄화는 CMP(Chemical Mechanical Polishing) 방식으로 수행한다.
상기 마스크패턴에 의해 노출된 스토리지 노드 지지용 홀의 나머지 부분을 포함한 절연막을 제거하는 단계는, 습식 식각 방식으로 수행한다.
(실시예)
이하, 첨부된 도면을 참조하여 본 발명의 바람직한 실시예를 상세하게 설명하도록 한다.
본 발명은, 실린더형 스토리지 노드의 형성시, 상기 스토리지 노드의 형성틀로서 산화막 재질의 절연막 대신에 폴리실리콘막을 사용한다. 그리고, 스토리지 노드용 홀들 사이의 공간에 보조 구조물을 형성한 후, 상기 보조 구조물을 포함한 스토리지 노드용 홀 표면에 실린더형 스토리지 노드를 형성한다.
이렇게 하면, 상기 보조 구조물의 형성을 통해 상기 스토리지 노드와 스토리 지 노드 콘택플러그와의 접촉 면적을 증가시킴에 따라, 상기 스토리지 노드가 리프팅(Lifting)되는 것을 방지할 수 있으며, 캐패시터의 용량(Capacitance)을 증가시킬 수 있다.
또한, 본 발명은 상기 스토리지 노드가 리프팅되는 것을 방지할 뿐 아니라,반도체 소자의 고집적화 추세에 따라 그 높이가 증가된 스토리지 노드의 형성시 상기 스토리지 노드의 기울어짐 현상 및 미소 브리지(Bridge)를 방지할 수 있으며, 이를 통해, 소자 특성을 개선하고 제조 수율을 향상시킬 수 있다.
도 1a 내지 도 1f는 본 발명의 실시예에 따른 반도체 소자의 스토리지 노드 형성방법을 설명하기 위한 공정별 단면도이다.
도 1a를 참조하면, 소정의 하부구조물(도시안됨)이 구비된 반도체 기판(100) 상에 상기 하부구조물을 덮도록 층간절연막(102)을 증착한 후, 상기 층간절연막 내에 스토리지 노드 콘택플러그(104)를 형성한다. 그런 다음, 상기 스토리지 노드 콘택플러그(104)가 형성된 기판(100) 결과물 상에 폴리실리콘막 재질의 도전막(106)을 형성하고, 그리고 나서, 상기 도전막(106)을 평탄화시킨다.
도 1b를 참조하면, 상기 평탄화된 도전막(106) 상에 제1하드마스크막(도시안됨)과 제1반사방지막(도시안됨)을 차례로 형성한 다음, 상기 제1반사방지막 상에 스토리지 노드용 홀 형성 영역과 스토리지 노드 지지용 홀 형성 영역을 노출시키는 감광막 패턴(도시안됨)을 형성한다.
상기 제1하드마스크막은 인장 물성을 갖는 질화막, 압축 물성을 갖는 질화막, 실리콘-리치(Si-Rich)한 산화질화막 및 LP-TEOS(Low Pressure-Tetra Ethyl Ortho Silicate)막 중 어느 하나의 막으로 형성하며, 상기 제1반사방지막은 PE-CVD(Plasma Enhanced-Chemical Vapor Deposition) 방식을 통해 TEOS(Tetra Ethyl Ortho Silicate)막으로 형성한다.
계속해서, 상기 감광막 패턴에 의해 노출된 제1반사방지막, 제1하드마스크막 및 도전막(106) 부분을 차례로 식각하여 상기 스토리지 노드 콘택플러그(104)와 콘택되는 스토리지 노드용 홀(H1)을 형성함과 아울러 상기 스토리지 노드용 홀(H1) 사이에 스토리지 노드용 홀(H1) 보다 작은 직경을 갖는 스토리지 노드 지지용 홀(H2)을 형성한다. 이어서, 상기 감광막 패턴과 제1반사방지막 및 제1하드마스크막을 제거한다.
도 1c를 참조하면, 상기 스토리지 노드용 홀(H1) 및 상기 스토리지 노드 지지용 홀(H2)을 덮도록 기판(100) 결과물 상에 절연막(110)을 증착하고, 그리고 나서, 상기 절연막(110)을 상기 스토리지 노드용 홀(H1) 및 상기 스토리지 노드 지지용 홀(H2)의 상부가 노출될 때까지 CMP(Chemical Mechanical Polishing) 공정으로 평탄화한다.
도 1d를 참조하면, 상기 평탄화된 절연막(110) 상에 제2하드마스크막(도시안됨)과 제2반사방지막(도시안됨)을 차례로 증착한 후, 상기 제2반사방지막 상에 상기 스토리지 노드용 홀(H1) 및 상기 스토리지 노드용 홀(H1)에 인접한 스토리지 노드 지지용 홀(H2)의 일부분을 가리는 마스크패턴(112)을 형성한다.
도 1e를 참조하면, 상기 마스크패턴(112)에 의해 노출된 스토리지 노드 지지용 홀(H2)의 나머지 부분과 절연막(110) 부분을 습식 식각 방식을 통해 제거한다. 상기 습식 식각은 상기 마스크패턴(112)에 의해 노출된 부분의 층간절연막(102)이 드러나도록 수행함이 바람직하다.
도 1f를 참조하면, 상기 마스크패턴을 제거한 다음, 상기 스토리지 노드용 홀(H1)의 내에 형성된 절연막(110)을 제거하여 실린더형 스토리지 노드를 형성한다. 이때, 상기 스토리지 노드의 외측벽에는 상기 스토리지 노드 지지용 홀의 일부가 잔류된 상태이다.
이후, 도시하지는 않았지만, 공지된 일련의 후속 공정들을 차례로 수행하여 본 발명의 실시예에 따른 반도체 소자의 스토리지 노드를 완성한다.
여기서, 본 발명은 실린더형 스토리지 노드 형성시, 상기 스토리지 노드의 외측벽에 스토리지 노드 지지용 보조 구조물을 형성함으로써, 스토리지 노드의 기울어짐 현상 및 미소 브리지(Bridge)를 방지할 수 있으며, 이를 통해, 소자 특성을 개선함과 아울러 제조 수율을 향상시킬 수 있다.
또한, 본 발명은 상기 스토리지 노드의 외측벽에 도전막 재질의 보조 구조물을 형성함으로써, 상기 스토리지 노드의 표면적을 증가시킬 수 있으며, 이를 통해, 캐패시터의 용량(Capacitance)을 증가시켜 소자의 동작 특성을 효과적으로 개선할 수 있다.
이상, 여기에서는 본 발명을 특정 실시예에 관련하여 도시하고 설명하였지만, 본 발명이 그에 한정되는 것은 아니며, 이하의 특허청구의 범위는 본 발명의 정신과 분야를 이탈하지 않는 한도 내에서 본 발명이 다양하게 개조 및 변형될 수 있다는 것을 당업계에서 통상의 지식을 가진 자가 용이하게 알 수 있다.
이상에서와 같이, 본 발명은 실린더형 스토리지 노드 형성시 상기 스토리지 노드의 기울어짐 현상 및 미소 브리지(Bridge)를 방지할 수 있으며, 이를 통해, 소자 특성 및 신뢰성을 향상시킬 수 있다.
또한, 본 발명은 셀 캐패시터의 용량(Capacitance)을 증가시켜 소자의 동작 특성을 효과적으로 개선할 수 있다.

Claims (9)

  1. 스토리지 노드 콘택플러그가 구비된 반도체 기판 상에 도전막을 형성하는 단계;
    상기 도전막을 식각하여 스토리지 노드용 홀을 형성함과 아울러 상기 스토리지 노드용 홀 사이에 스토리지 노드 지지용 홀을 형성하는 단계;
    상기 스토리지 노드용 홀 및 상기 스토리지 노드 지지용 홀을 덮도록 절연막을 형성하는 단계;
    상기 절연막 상에 상기 스토리지 노드용 홀 및 상기 스토리지 노드용 홀에 인접한 스토리지 노드 지지용 홀의 일부분을 가리는 마스크패턴을 형성하는 단계;
    상기 마스크패턴에 의해 노출된 스토리지 노드 지지용 홀의 나머지 부분과 절연막 부분을 제거하는 단계; 및
    상기 마스크패턴을 제거하는 단계;
    를 포함하는 것을 특징으로 하는 반도체 소자의 스토리지 노드 형성방법.
  2. 제 1 항에 있어서,
    상기 도전막은 폴리실리콘막으로 형성하는 것을 특징으로 하는 반도체 소자의 스토리지 노드 형성방법.
  3. 제 1 항에 있어서,
    반도체 기판 상에 도전막을 형성하는 단계 후, 그리고, 상기 도전막을 식각하여 스토리지 노드용 홀을 형성함과 아울러 상기 스토리지 노드용 홀 사이에 스토리지 노드 지지용 홀을 형성하는 단계 전,
    상기 도전막을 평탄화시키는 단계;
    를 더 포함하는 것을 특징으로 하는 반도체 소자의 스토리지 노드 형성방법.
  4. 제 1 항에 있어서,
    상기 도전막을 식각하여 스토리지 노드용 홀을 형성함과 아울러 상기 스토리지 노드용 홀 사이에 스토리지 노드 지지용 홀을 형성하는 단계는,
    상기 도전막 상에 하드마스크막과 반사방지막을 차례로 형성하는 단계;
    상기 반사방지막 상에 스토리지 노드용 홀 형성 영역과 스토리지 노드 지지용 홀 형성 영역을 노출시키는 감광막 패턴을 형성하는 단계;
    상기 감광막 패턴에 의해 노출된 반사방지막, 하드마스크막 및 도전막 부분을 차례로 식각하는 단계: 및
    상기 감광막 패턴과 반사방지막 및 하드마스크막을 제거하는 단계;
    를 포함하는 것을 특징으로 하는 반도체 소자의 스토리지 노드 형성방법.,
  5. 제 4 항에 있어서,
    상기 하드마스크막은 인장 물성을 갖는 질화막, 압축 물성을 갖는 질화막, 실리콘-리치(Si-Rich)한 산화질화막 및 LP-TEOS(Low Pressure-Tetra Ethyl Ortho Silicate)막 중 어느 하나의 막으로 형성하는 것을 특징으로 하는 반도체 소자의 스토리지 노드 형성방법.
  6. 제 4 항에 있어서,
    상기 반사방지막은 PE-CVD(Plasma Enhanced-Chemical Vapor Deposition) 방식을 통해 TEOS(Tetra Ethyl Ortho Silicate)막으로 형성하는 것을 특징으로 하는 반도체 소자의 스토리지 노드 형성방법.
  7. 제 1 항에 있어서,
    상기 스토리지 노드용 홀 및 상기 스토리지 노드 지지용 홀이 형성된 반도체 기판 상에 절연막을 형성하는 단계 후, 그리고, 상기 절연막 상에 상기 스토리지 노드용 홀 및 상기 스토리지 노드용 홀에 인접한 스토리지 노드 지지용 홀의 일부분을 가리는 마스크패턴을 형성하는 단계 전,
    상기 절연막을 상기 스토리지 노드용 홀 및 상기 스토리지 노드 지지용 홀의 상부가 노출될 때까지 평탄화하는 단계;를 더 포함하는 것을 특징으로 하는 반도체 소자의 스토리지 노드 형성방법.
  8. 제 7 항에 있어서,
    상기 평탄화는 CMP(Chemical Mechanical Polishing) 방식으로 수행하는 것을 특징으로 하는 반도체 소자의 스토리지 노드 형성방법.
  9. 제 1 항에 있어서,
    상기 마스크패턴에 의해 노출된 스토리지 노드 지지용 홀의 나머지 부분을 포함한 절연막을 제거하는 단계는,
    습식 식각 방식으로 수행하는 것을 특징으로 하는 반도체 소자의 스토리지 노드 형성방법.
KR1020070031888A 2007-03-30 2007-03-30 반도체 소자의 스토리지 노드 형성방법 KR20080088962A (ko)

Priority Applications (1)

Application Number Priority Date Filing Date Title
KR1020070031888A KR20080088962A (ko) 2007-03-30 2007-03-30 반도체 소자의 스토리지 노드 형성방법

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
KR1020070031888A KR20080088962A (ko) 2007-03-30 2007-03-30 반도체 소자의 스토리지 노드 형성방법

Publications (1)

Publication Number Publication Date
KR20080088962A true KR20080088962A (ko) 2008-10-06

Family

ID=40150914

Family Applications (1)

Application Number Title Priority Date Filing Date
KR1020070031888A KR20080088962A (ko) 2007-03-30 2007-03-30 반도체 소자의 스토리지 노드 형성방법

Country Status (1)

Country Link
KR (1) KR20080088962A (ko)

Similar Documents

Publication Publication Date Title
KR100929642B1 (ko) 반도체 소자 및 그의 제조방법
KR100979243B1 (ko) 반도체 소자 및 그의 제조방법
US20080182378A1 (en) Method of producing an integrated circuit having a capacitor
KR20100105090A (ko) 커패시터 및 이의 제조 방법
US20020140018A1 (en) Method of manufacturing semiconductor device having storage electrode of capacitor
KR20090105089A (ko) 반도체 소자 및 그의 제조방법
KR100721579B1 (ko) 캐패시터의 제조 방법
KR20080088987A (ko) 반도체 소자의 절연막 평탄화 방법
KR20100104287A (ko) 반도체 소자 및 그 제조 방법
KR101035395B1 (ko) 반도체 소자의 제조방법
KR100849066B1 (ko) 실린더형 엠아이엠 캐패시터 형성방법
KR20090107293A (ko) 반도체 소자의 형성 방법
KR20080088962A (ko) 반도체 소자의 스토리지 노드 형성방법
KR100877093B1 (ko) 반도체 메모리장치의 커패시터 제조 방법
KR101032403B1 (ko) 반도체 소자의 실린더형 캐패시터 형성방법
KR100842911B1 (ko) 반도체 소자의 캐패시터 형성방법
KR20030000695A (ko) 반도체소자의 스토리지 노드 형성방법
KR101044005B1 (ko) 반도체 소자의 캐패시터 제조방법
KR101025732B1 (ko) 크랙 방지를 위한 캐패시터 제조 방법
KR100300867B1 (ko) 실린더 구조의 반도체 소자의 전하저장 전극 형성방법
KR20090044569A (ko) 반도체 소자의 형성 방법
KR20090037257A (ko) 반도체 소자의 캐패시터 제조방법
KR100745071B1 (ko) 반도체 소자의 제조 방법
KR20120005336A (ko) 반도체 장치의 캐패시터 제조 방법
KR20070114952A (ko) 커패시터 형성 방법

Legal Events

Date Code Title Description
WITN Application deemed withdrawn, e.g. because no request for examination was filed or no examination fee was paid