JP4445446B2 - 半導体装置の製造方法 - Google Patents
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Description
図1は、本発明の第1の実施形態に係わるFeRAMのセル構造を示す断面図である。
図5は、本発明の第2の実施形態に係わるFeRAMの素子構造を示す断面図である。なお、図1と同一部分には同一符号を付して、その詳しい説明は省略する。
なお、本発明は上述した各実施形態に限定されるものではない。第1の実施形態では、強誘電体キャパシタへの加工のためのエッチング後に、残渣除去のためのエッチングを行ったが、この残渣除去のためのエッチングをキャパシタ加工のためのエッチングと同時に行っても良い。さらに、強誘電体キャパシタを構成する強誘電体及び電極の材料は、仕様に応じて適宜変更可能である。
11,55…層間絶縁膜
12…プラグ電極
20…スイッチング用トランジスタ
21…ゲート絶縁膜
22…ゲート電極
23…ソース領域
24…ドレイン領域
30…強誘電体キャパシタ
31…下部電極
32…強誘電体膜
33,35,36…上部電極
41…マスク
42…金属残渣
51…側壁保護膜
52…電極プラグ
53…配線
61…第1のマスク
62…第2のマスク
Claims (1)
- 基板上に下部電極及び強誘電体膜を積層する工程と、
前記強誘電体膜上にキャパシタ形状に相当する第1のマスクを形成する工程と、
前記第1のマスクを用いてエッチングすることにより、前記強誘電体膜及び下部電極をキャパシタ形状に加工する工程と、
前記キャパシタ形状への加工後に、前記基板上に前記第1のマスクを覆うように層間絶縁膜を形成する工程と、
前記層間絶縁膜上に第2のマスクを形成する工程と、
前記第2のマスクを用いてエッチングすることにより、前記層間絶縁膜及び第1のマスクに開口を形成し、該開口内に前記強誘電体膜の上面の一部を露出させる工程と、
前記開口内に導電材料を埋め込んで上部電極を形成する工程と、
を含むことを特徴とする半導体装置の製造方法。
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