JP3956190B2 - 強誘電体キャパシタアレイ及び強誘電体メモリの製造方法 - Google Patents
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Description
【０００１】
【発明の属する技術分野】
本発明は強誘電体メモリのメモリセル構造に関し、特に、スタック型メモリセルのメモリセルの構造及びその製造方法に関する。
【０００２】
【従来の技術】
従来、強誘電体メモリセルの形成には、例えば、スタック型メモリ構造では、トランジスタや配線層等からなる半導体形成層の上に、メモリセルアレイのキャパシタ層を形成している。キャパシタの形成には、キャパシタの下部電極層、強誘電体膜、上部電極層の各パターニング工程を行う必要があり、これをフォトレジスト塗布、パターン露光、エッチングの各工程からなるリソグラフィ技術によって行っている。
【０００３】
【発明が解決しようとする課題】
しかしながら、キャパシタ形成のためにパターニングを繰返すことは、各層の位置合わせ回数が増えてパターンずれが生じ、いわゆるアライメント精度が低下する。また、リソグラフィ（プラズマエッチング）によって強誘電体膜がダメージを受けやすく、有機材料であるフォトレジストは有機材料を含む強誘電体膜とは剥離性が悪い傾向がある。更に、パターニング工程数が多いことは、コストがかさむ原因となる。
【０００４】
よって、本発明は、リソグラフィプロセスによるパターニングをなるべく使用しないでキャパシタセルアレイを形成することの出来るメモリセル構造を提供することを目的とする。
【０００５】
【課題を解決するための手段】
上記目的を達成するため、本発明の強誘電体キャパシタアレイは、複数のキャパシタに対応した凹凸パターンが両面に形成された強誘電体膜と、前記強誘電体の凸部に対応して配置された一対の電極と、前記強誘電体の凸部と前記電極の間に少なくとも介在して、前記強誘電体膜の凸部と前記電極の間を電気的に接続する異方性導電膜とを備える。かかる構成とすることによって、大量のキャパシタをエッチング（リソグラフィ）プロセスを行うことなく形成することが可能となる。それにより、強誘電体膜へのダメージを減らすことが可能となる。
【０００６】
好ましくは、上記強誘電体膜は、複数のキャパシタに対応した凹凸パターンが形成された原盤（型）を用いて強誘電体材料に該凹凸パターンを転写して形成される。かかる構成とすることによって、強誘電体膜をエッチング（リソグラフィ）プロセスを行うことなく形成することが可能となる。それにより、強誘電体膜へのダメージを減らすことが可能となる。
【０００７】
このような、強誘電体キャパシタアレイは、強誘電体メモリに好都合である。好ましくは、上記一対の電極はそれぞれ第１及び第２の基板に形成され、この第１及び／又は第２の基板は、ＬＳＩ回路を含んでメモリセルの選択、書込み、読出し等を行う。
【０００８】
本発明のスタック型メモリは、半導体回路が形成される半導体回路層とメモリセルのキャパシタが形成されるキャパシタ層とを積層してなるスタック型メモリにおいて、上記キャパシタ層は、メモリセルアレイを構成するキャパシタ群の各一方の電極が形成された第１の電極膜と、上記キャパシタ群の各電極に対応した凹凸パターンが両面に形成された強誘電体膜と、上記メモリセルアレイを構成するキャパシタ群の各他方の電極が形成された第２の電極膜と、上記第１の電極膜及び上記強誘電体膜相互間、上記第２の電極膜及び上記強誘電体膜相互間にそれぞれ介在して所定膜厚以下となることによって導通する第１及び第２の異方性導電膜と、を含む。かかる構成とすることによって、強誘電体膜をエッチング（リソグラフィ）プロセスを行うことなく形成することが可能となる。それにより、強誘電体膜へのダメージを減らすことが可能となる。
【０００９】
本発明の強誘電体メモリの製造方法は、メモリセルのキャパシタに対応した凹凸パターンが形成された原盤を用いて強誘電体材料に該凹凸パターンを転写し、膜の少なくとも片面に凹凸部を有する強誘電体膜を形成する過程と、前記キャパシタの一方の電極が形成された第１の基板と前記強誘電体膜の一面側とを第１の異方性導電膜を介して積層する過程と、前記強誘電体膜の他面側に、前記キャパシタの他方の電極を積層する過程を含む。
【００１０】
好ましくは、前記強誘電体膜の他面側に前記キャパシタの他方の電極を積層する過程は、前記強誘電体膜の他面側と前記キャパシタの他方の電極が形成された第２の基板とを第２の異方性導電膜を介して積層する。
【００１１】
【実施の形態】
以下、本発明の実施の形態について図面を参照して説明する。図１は、本発明のメモリセル構造（スタック型）を形成する過程を説明する工程図である。
【００１２】
本工程においては、予めキャパシタ構造に対応した凹凸パターンが形成された原盤（型）を用い、そのパターンを強誘電体膜に転写することによりキャパシタ構造を形成する。
【００１３】
まず、図１（ａ）に示すように、メモリセルのキャパシタアレイを形成するために、原盤１１及び１２が用意される。これ等の原盤には、キャパシタアレイの誘電体のパターンがエッチングされており、両原盤によって強誘電体材料（あるいは前駆体）１３を挟持し、必要に応じて圧縮することによってパターンが転写される。原盤１１及び１２の製造工程については、後述する。
【００１４】
強誘電体材料１３としては、チタン酸鉛、ジルコン酸チタン酸鉛、ジルコン酸鉛等のベロブスカイト型酸化物強誘電体、ビスマス系層状酸化物、ポリフッ化ビニリデン、フッ化ビニリデン／三フッ化エチレン共重合体、シアン化ビニリデン／酢酸ビニル共重合体等の有機高分子系強誘電体等を使用可能である。
【００１５】
この強誘電体材料（あるいは前駆体）１３は、液状あるいは液状化可能な物質であることが好ましい。液状であることで、原盤上の凹部に強誘電体材料を充填することが容易となる。例えば、強誘電体膜１３の組成としてジルコン酸チタン酸鉛を利用する場合には、チタニウムテトライソプロポキシド、テトラ−ｎ−プロキシジルコニウム、酢酸鉛を２−ｎ−ブトキシエタノール及びジエタノールアミン等の有機溶剤に混合した液を用いる。
【００１６】
また、例えば、強誘電体材料１３として有機高分子系強誘電体を利用する場合には、エネルギ硬化性物質又は熱可塑性であることが好ましい。このような物質を利用することで堅牢な強誘電体膜が得られ、後述するように強誘電体膜から原盤を分離する際に、強誘電体膜の破損を防ぐことができる。エネルギ硬化性物質を利用する場合のエネルギとしては、光及び熱の少なくともいずれか一方であることが望ましい。光や熱の利用は、汎用の露光装置、ベイク炉やホットプレート等の加熱装置を利用することができ、省設備化を図ることが可能である。
【００１７】
図１（ｂ）に示すように、強誘電体材料１３を原盤１１及び１２によって成形する。例えば、後述のように、原盤１１及び／又は１２を透明な石英で造り、外部から光を照射して硬化させる。熱可塑性材料の場合には、適切な温度で加熱する。原盤１１及び１２の各パターンが強誘電体膜１３に転写され、強誘電体膜１３が硬化した後、原盤１２を取外す。
【００１８】
図１（ｃ）に示すように、別途の工程により製造された、トランジスタ（図示せず）や配線層（図示せず）、電極層１５等が形成されたＬＳＩ基板１４に異方性導電膜材料１６をスピンコート等によって形成する。後述の図２で説明するように、異方性導電膜１６は膜厚を薄くすることによって、絶縁性から導電性に変る性質を持つ。
【００１９】
異方性導電膜１６は、具体的に例を挙げれば、ＰＭＭＡをテトラヒドロフラン（ＴＨＦ）に溶かし、溶液化する。これに、同じくテトラヒドロフランに溶かしたポリピロール（polypyrrols）を混合する。ＰＭＭＡとポリピロールの比率は、例えば、２０〜７０％である。溶媒としては、上記テトラヒドロフランの他、クロロホルム、ジクロロメタン等を使用することが出来る。この混合溶液を、前述したように、基板１４の電極及び配線層１５の上に、例えば、スピンコートによって塗布し、１００〜１７０℃に加熱してテトラヒドロフランを除去する。
【００２０】
図１（ｄ）に示すように、原盤１１を反転し、基板１４と位置合せを行いながら強誘電体膜１３と異方性導電膜１６とを密着させる。強誘電体膜１３下側の下方へ向って凸となる部分と電極層等１５間の異方性導電膜（後述図２の１６’）では膜厚が薄くなって導電性となる。また、異方性導電膜１６は、強誘電体膜１３及び電極層１５等とのバインダとしても機能する。
【００２１】
次に、図１（ｅ）に示すように、強誘電体膜１３の上側の原盤１１を外す。
【００２２】
図１（ｆ）に示すように、強誘電体膜１３に異方性導電膜材料１６と同様の異方性導電膜材料１７をスピンコート等によって塗布し、異方性導電膜１７を形成する。
【００２３】
図１（ｇ）に示すように、別途の工程により製造された、下面に電極層１９等が形成された上側基板１８と、下側基板１４とを位置合せし、強誘電体膜１３を両基板によって挟持するようにして、電極層１９と異方性導電膜１７とを密着させる。強誘電体膜１３の上方へ向って凸となる部分と電極層１９間の異方性導電膜（後述図３の１７’）では膜厚が薄くなり、導電性となる。また、異方性導電膜１７は電極層１９等及び強誘電体膜１３間のバインダとしても機能する。その結果、電極１５（異方性導電膜１６’）及び電極１９（異方性導電膜１７’）で挟まれた部分の強誘電体膜１３は、キャパシタとして機能する。
【００２４】
このようにして、強誘電体膜１３をリソグラフィ技術によらずに、パターニングし、電極層と電気的にコンタクトして、ＬＳＩ基板１４上にキャパシタセルアレイを配置した強誘電体メモリを形成することが可能となる。
【００２５】
なお、強誘電体メモリデバイスの構造に応じて、上側基板１８の下面に形成された電極層１９等が異方性導電膜１７を介して強誘電体膜１３に密着されれば、上側基板１８自体はその後、前記の原盤と同様に外してもよい。そして、その場合には、当該電極層１９等の上方に、更に別途の工程によって製造された他の機能デバイスや半導体層等を配置することができる。
【００２６】
図２及び図３は、異方性導電膜１６の機能を説明する図である。両図において、説明の便宜上、図１とは異なり、基板１４、１８が上下逆に示されている。
【００２７】
図２に示すように、強誘電体膜１３及び電極層１５によって異方性導電膜１６を狭持する。この際、異方性導電膜膜厚を、図２のｄ１の厚みでは導通し、ｄ２の厚みでは導通しないように設定する。すると、異方性導電膜の領域１６’のみで強誘電体膜と電極層は導通する。
【００２８】
更に、図３に示すように、強誘電体膜１３及び電極層１９によって異方性導電膜１７を狭持する。狭持部分１７’の膜厚は薄くなって、導電性となる。異方性導電膜１７の非狭持部分は、絶縁性である。その結果、電極１５、異方性導電膜１６’、強誘電体膜１３、異方性導電膜１７’、電極１９によって、キャパシタが形成される。このキャパシタは、メモリセルにおいて情報保持の役割を担う。
【００２９】
図４は、異方性導電膜を使用する場合の他の利点を説明する図である。同図において、図３と対応する部分には、同一符号を付し、かかる部分の説明は省略する。
【００３０】
異方性導電膜を使用した場合には、図４に示すように、上下の電極層（あるいは端子）１５及び１９相互間に多少のずれｈが生じていても狭持領域１６’、１７’で電気的なコンタクトを確保することが出来るので、高集積化しても電極（あるいは端子等）相互間の電気的接続を容易に確保することが可能である。
【００３１】
図５（ａ）乃至同図（ｅ）は、原盤１１、１２の製造工程の一例を示している。
【００３２】
図５（ａ）に示すように、基材２１上にレジスト層を形成する。基材２１はエッチング可能な材料であれば、特に限定されるものではないが、少なくともエッチングされる部分は、シリコンあるいはその化合物で構成されていることが好ましい。シリコンあるいはその化合物は、エッチングにより、高精度の凹部の形成が容易であるため、好適である。また、光透過性の原盤を製造したい場合には、基材構成材料として石英が望ましい。石英は、エッチングにより、高精度の凹部の形成が容易であるため、好適である。
【００３３】
レジスト層を形成する物質としては、例えば、クレゾールノボラック系樹脂に感光剤としてジアゾナフトキノン誘導体を配合して得られるポジ型レジストが利用できる。ここで、ポジ型のレジストとは、所定のパターンに応じて光等の放射エネルギ線を照射することにより、放射エネルギ線に暴露された領域が現像液により選択的に除去可能となる物質のことである。レジスト層を形成する方法としては、例えば、スピンコート法を利用することができる。
【００３４】
次に、図５（ｂ）に示すように、マスク（レクチル）２３を介してレジスト層２２の所定領域のみに放射エネルギ線２４を照射する。マスク２３はキャパシタに対応する凹部を原盤上に形成するために必要とされる領域においてのみ、放射エネルギ線２４が透過するように、パターン形成されたものである。
【００３５】
レジスト層２２に放射エネルギ線２４を照射した後に所定の条件により、現像処理を行うと、図５（ｃ）に示すように、放射エネルギ線２４に暴露された領域２５においてのみ、レジスト層２２の一部が選択的に除去されて基材２１の表面が露出し、それ以外の領域はレジスト層２２により、覆われたままの状態となる。
【００３６】
こうして、レジスト層２２がパターン化されると、図５（ｄ）に示すように、このレジスト層２２をマスクとして基材２１を所定の深さにエッチングする。エッチングの方法としては、ウエット方式及びドライ方式があるが、基材２１の材質に合わせて、エッチング形状、エッチングレート、面内均一性等の点から最適な方式及び条件を選べばよい。加工精度の点から言えばドライ方式の方が優れており、例えば、平行平板型リアクティブイオンエッチング（ＲＩＥ）方式、誘導結合型（ＩＣＰ）方式、エレクトロンサイクロトロン共鳴（ＥＣＲ）、ヘリコン波励起方式等の装置が利用できる。
【００３７】
エッチングを終了した基材２１を洗浄すると、図５（ｅ）に示すように、キャパシタ電極に対応したパターンが形成された原盤１１が得られる。
【００３８】
原盤１２についても、同様の工程によって製造することが出来る。本実施の形態では、原盤１１及び１２は、一旦製造すれば耐久性の許す限り何度でも使用できるため経済的である。
【００３９】
このように、本発明の実施の形態によれば、強誘電体膜のパターニングをリソグラフィプロセスを使用しないで行うことが可能となる。それにより、強誘電体膜のプラズマエッチングによるダメージやエッチング液によるダメージが減少する。また、パターニングによる位置合せの回数も減るので、パターンのずれによるアライメント精度低下も減少する。
【００４０】
なお、実施例では、１つの導電性ポリマと１つの絶縁性ポリマとを混合した溶液を使用したが、導電性ポリマとして１つ若しくはそれ以上の材料を使用した溶液と、絶縁性ポリマとしても１つ若しくはそれ以上の材料を使用した溶液とを混合して異方性導電膜として使用することが可能である。絶縁性ポリマとしては、上述したポリメタクリレート(polymetacrylate,PMMA)の他、ポリエステル(polyesters)、ポリカーボネート(polycarbonates)、ポリアクリレート(polyacrylates)、ポリオレフィン(polyolefines)、ポリスチレン(polystyrenes)、等であってもよい。導電性ポリマとしては、上述したポリピロールの他、ポリアニリン(polyaniline)、ポリシロフェン(polythiophenes)、ポリシロフェンビニレン(polythiophenvinylenes)、等であっても良い。
【００４１】
なお、実施例では、強誘電体膜の両面に凸凹を形成し、両面の凸凹と各々の電極の間に異方性導電膜を形成したが、必ずしも強誘電体膜の両面に形成しなくても、少なくとも片面に形成していれば、本発明の強誘電体キャパシタアレイおよび強誘電体メモリの製造方法の効果を得ることができる。すなわち、強誘電体膜を、複数のキャパシタに対応した凹凸パターンが形成された原盤（型）を用いて強誘電体材料に該凹凸パターンを転写して形成することによって、強誘電体膜をエッチング（リソグラフィ）プロセスを行うことなく形成することが可能となり、強誘電体膜へのダメージを減らすことが可能となる。そのため、凸凹ないし異方性導電膜を強誘電体膜の両面に形成することがより望ましいが、片面に形成しても、両面に形成する場合よりも強誘電体膜へのダメージを減らすことが可能である。
【００４２】
【発明の効果】
以上説明したように、本発明の強誘電体メモリ及びその製造法によれば、強誘電体膜をキャパシタとするためのパターニングをエッチングあるいはリソグラフィすることなく、行うことが可能であるので、強誘電体膜の特性劣化を可及的に回避することが可能となって好ましい。
【図面の簡単な説明】
【図１】図１は、本発明の実施の形態のキャパシタ形成工程を説明する工程図である。
【図２】図２は、異方性導電膜を説明する説明図である。
【図３】図３は、異方性導電膜を用いたキャパシタ構造を説明する説明図である。
【図４】図４は、異方性導電膜を用いる場合の他の利点を説明する説明図である。
【図５】図５は、原盤の製造過程を説明する工程図である。
【符号の説明】
１１ 下側原盤
１２ 上側原盤
１３ 強誘電体膜（材料）
１４ 下側基板
１５ 配線層
１６ 異方性導電膜
１７ 異方性導電膜
１８ 上側基板
【発明の属する技術分野】
本発明は強誘電体メモリのメモリセル構造に関し、特に、スタック型メモリセルのメモリセルの構造及びその製造方法に関する。
【０００２】
【従来の技術】
従来、強誘電体メモリセルの形成には、例えば、スタック型メモリ構造では、トランジスタや配線層等からなる半導体形成層の上に、メモリセルアレイのキャパシタ層を形成している。キャパシタの形成には、キャパシタの下部電極層、強誘電体膜、上部電極層の各パターニング工程を行う必要があり、これをフォトレジスト塗布、パターン露光、エッチングの各工程からなるリソグラフィ技術によって行っている。
【０００３】
【発明が解決しようとする課題】
しかしながら、キャパシタ形成のためにパターニングを繰返すことは、各層の位置合わせ回数が増えてパターンずれが生じ、いわゆるアライメント精度が低下する。また、リソグラフィ（プラズマエッチング）によって強誘電体膜がダメージを受けやすく、有機材料であるフォトレジストは有機材料を含む強誘電体膜とは剥離性が悪い傾向がある。更に、パターニング工程数が多いことは、コストがかさむ原因となる。
【０００４】
よって、本発明は、リソグラフィプロセスによるパターニングをなるべく使用しないでキャパシタセルアレイを形成することの出来るメモリセル構造を提供することを目的とする。
【０００５】
【課題を解決するための手段】
上記目的を達成するため、本発明の強誘電体キャパシタアレイは、複数のキャパシタに対応した凹凸パターンが両面に形成された強誘電体膜と、前記強誘電体の凸部に対応して配置された一対の電極と、前記強誘電体の凸部と前記電極の間に少なくとも介在して、前記強誘電体膜の凸部と前記電極の間を電気的に接続する異方性導電膜とを備える。かかる構成とすることによって、大量のキャパシタをエッチング（リソグラフィ）プロセスを行うことなく形成することが可能となる。それにより、強誘電体膜へのダメージを減らすことが可能となる。
【０００６】
好ましくは、上記強誘電体膜は、複数のキャパシタに対応した凹凸パターンが形成された原盤（型）を用いて強誘電体材料に該凹凸パターンを転写して形成される。かかる構成とすることによって、強誘電体膜をエッチング（リソグラフィ）プロセスを行うことなく形成することが可能となる。それにより、強誘電体膜へのダメージを減らすことが可能となる。
【０００７】
このような、強誘電体キャパシタアレイは、強誘電体メモリに好都合である。好ましくは、上記一対の電極はそれぞれ第１及び第２の基板に形成され、この第１及び／又は第２の基板は、ＬＳＩ回路を含んでメモリセルの選択、書込み、読出し等を行う。
【０００８】
本発明のスタック型メモリは、半導体回路が形成される半導体回路層とメモリセルのキャパシタが形成されるキャパシタ層とを積層してなるスタック型メモリにおいて、上記キャパシタ層は、メモリセルアレイを構成するキャパシタ群の各一方の電極が形成された第１の電極膜と、上記キャパシタ群の各電極に対応した凹凸パターンが両面に形成された強誘電体膜と、上記メモリセルアレイを構成するキャパシタ群の各他方の電極が形成された第２の電極膜と、上記第１の電極膜及び上記強誘電体膜相互間、上記第２の電極膜及び上記強誘電体膜相互間にそれぞれ介在して所定膜厚以下となることによって導通する第１及び第２の異方性導電膜と、を含む。かかる構成とすることによって、強誘電体膜をエッチング（リソグラフィ）プロセスを行うことなく形成することが可能となる。それにより、強誘電体膜へのダメージを減らすことが可能となる。
【０００９】
本発明の強誘電体メモリの製造方法は、メモリセルのキャパシタに対応した凹凸パターンが形成された原盤を用いて強誘電体材料に該凹凸パターンを転写し、膜の少なくとも片面に凹凸部を有する強誘電体膜を形成する過程と、前記キャパシタの一方の電極が形成された第１の基板と前記強誘電体膜の一面側とを第１の異方性導電膜を介して積層する過程と、前記強誘電体膜の他面側に、前記キャパシタの他方の電極を積層する過程を含む。
【００１０】
好ましくは、前記強誘電体膜の他面側に前記キャパシタの他方の電極を積層する過程は、前記強誘電体膜の他面側と前記キャパシタの他方の電極が形成された第２の基板とを第２の異方性導電膜を介して積層する。
【００１１】
【実施の形態】
以下、本発明の実施の形態について図面を参照して説明する。図１は、本発明のメモリセル構造（スタック型）を形成する過程を説明する工程図である。
【００１２】
本工程においては、予めキャパシタ構造に対応した凹凸パターンが形成された原盤（型）を用い、そのパターンを強誘電体膜に転写することによりキャパシタ構造を形成する。
【００１３】
まず、図１（ａ）に示すように、メモリセルのキャパシタアレイを形成するために、原盤１１及び１２が用意される。これ等の原盤には、キャパシタアレイの誘電体のパターンがエッチングされており、両原盤によって強誘電体材料（あるいは前駆体）１３を挟持し、必要に応じて圧縮することによってパターンが転写される。原盤１１及び１２の製造工程については、後述する。
【００１４】
強誘電体材料１３としては、チタン酸鉛、ジルコン酸チタン酸鉛、ジルコン酸鉛等のベロブスカイト型酸化物強誘電体、ビスマス系層状酸化物、ポリフッ化ビニリデン、フッ化ビニリデン／三フッ化エチレン共重合体、シアン化ビニリデン／酢酸ビニル共重合体等の有機高分子系強誘電体等を使用可能である。
【００１５】
この強誘電体材料（あるいは前駆体）１３は、液状あるいは液状化可能な物質であることが好ましい。液状であることで、原盤上の凹部に強誘電体材料を充填することが容易となる。例えば、強誘電体膜１３の組成としてジルコン酸チタン酸鉛を利用する場合には、チタニウムテトライソプロポキシド、テトラ−ｎ−プロキシジルコニウム、酢酸鉛を２−ｎ−ブトキシエタノール及びジエタノールアミン等の有機溶剤に混合した液を用いる。
【００１６】
また、例えば、強誘電体材料１３として有機高分子系強誘電体を利用する場合には、エネルギ硬化性物質又は熱可塑性であることが好ましい。このような物質を利用することで堅牢な強誘電体膜が得られ、後述するように強誘電体膜から原盤を分離する際に、強誘電体膜の破損を防ぐことができる。エネルギ硬化性物質を利用する場合のエネルギとしては、光及び熱の少なくともいずれか一方であることが望ましい。光や熱の利用は、汎用の露光装置、ベイク炉やホットプレート等の加熱装置を利用することができ、省設備化を図ることが可能である。
【００１７】
図１（ｂ）に示すように、強誘電体材料１３を原盤１１及び１２によって成形する。例えば、後述のように、原盤１１及び／又は１２を透明な石英で造り、外部から光を照射して硬化させる。熱可塑性材料の場合には、適切な温度で加熱する。原盤１１及び１２の各パターンが強誘電体膜１３に転写され、強誘電体膜１３が硬化した後、原盤１２を取外す。
【００１８】
図１（ｃ）に示すように、別途の工程により製造された、トランジスタ（図示せず）や配線層（図示せず）、電極層１５等が形成されたＬＳＩ基板１４に異方性導電膜材料１６をスピンコート等によって形成する。後述の図２で説明するように、異方性導電膜１６は膜厚を薄くすることによって、絶縁性から導電性に変る性質を持つ。
【００１９】
異方性導電膜１６は、具体的に例を挙げれば、ＰＭＭＡをテトラヒドロフラン（ＴＨＦ）に溶かし、溶液化する。これに、同じくテトラヒドロフランに溶かしたポリピロール（polypyrrols）を混合する。ＰＭＭＡとポリピロールの比率は、例えば、２０〜７０％である。溶媒としては、上記テトラヒドロフランの他、クロロホルム、ジクロロメタン等を使用することが出来る。この混合溶液を、前述したように、基板１４の電極及び配線層１５の上に、例えば、スピンコートによって塗布し、１００〜１７０℃に加熱してテトラヒドロフランを除去する。
【００２０】
図１（ｄ）に示すように、原盤１１を反転し、基板１４と位置合せを行いながら強誘電体膜１３と異方性導電膜１６とを密着させる。強誘電体膜１３下側の下方へ向って凸となる部分と電極層等１５間の異方性導電膜（後述図２の１６’）では膜厚が薄くなって導電性となる。また、異方性導電膜１６は、強誘電体膜１３及び電極層１５等とのバインダとしても機能する。
【００２１】
次に、図１（ｅ）に示すように、強誘電体膜１３の上側の原盤１１を外す。
【００２２】
図１（ｆ）に示すように、強誘電体膜１３に異方性導電膜材料１６と同様の異方性導電膜材料１７をスピンコート等によって塗布し、異方性導電膜１７を形成する。
【００２３】
図１（ｇ）に示すように、別途の工程により製造された、下面に電極層１９等が形成された上側基板１８と、下側基板１４とを位置合せし、強誘電体膜１３を両基板によって挟持するようにして、電極層１９と異方性導電膜１７とを密着させる。強誘電体膜１３の上方へ向って凸となる部分と電極層１９間の異方性導電膜（後述図３の１７’）では膜厚が薄くなり、導電性となる。また、異方性導電膜１７は電極層１９等及び強誘電体膜１３間のバインダとしても機能する。その結果、電極１５（異方性導電膜１６’）及び電極１９（異方性導電膜１７’）で挟まれた部分の強誘電体膜１３は、キャパシタとして機能する。
【００２４】
このようにして、強誘電体膜１３をリソグラフィ技術によらずに、パターニングし、電極層と電気的にコンタクトして、ＬＳＩ基板１４上にキャパシタセルアレイを配置した強誘電体メモリを形成することが可能となる。
【００２５】
なお、強誘電体メモリデバイスの構造に応じて、上側基板１８の下面に形成された電極層１９等が異方性導電膜１７を介して強誘電体膜１３に密着されれば、上側基板１８自体はその後、前記の原盤と同様に外してもよい。そして、その場合には、当該電極層１９等の上方に、更に別途の工程によって製造された他の機能デバイスや半導体層等を配置することができる。
【００２６】
図２及び図３は、異方性導電膜１６の機能を説明する図である。両図において、説明の便宜上、図１とは異なり、基板１４、１８が上下逆に示されている。
【００２７】
図２に示すように、強誘電体膜１３及び電極層１５によって異方性導電膜１６を狭持する。この際、異方性導電膜膜厚を、図２のｄ１の厚みでは導通し、ｄ２の厚みでは導通しないように設定する。すると、異方性導電膜の領域１６’のみで強誘電体膜と電極層は導通する。
【００２８】
更に、図３に示すように、強誘電体膜１３及び電極層１９によって異方性導電膜１７を狭持する。狭持部分１７’の膜厚は薄くなって、導電性となる。異方性導電膜１７の非狭持部分は、絶縁性である。その結果、電極１５、異方性導電膜１６’、強誘電体膜１３、異方性導電膜１７’、電極１９によって、キャパシタが形成される。このキャパシタは、メモリセルにおいて情報保持の役割を担う。
【００２９】
図４は、異方性導電膜を使用する場合の他の利点を説明する図である。同図において、図３と対応する部分には、同一符号を付し、かかる部分の説明は省略する。
【００３０】
異方性導電膜を使用した場合には、図４に示すように、上下の電極層（あるいは端子）１５及び１９相互間に多少のずれｈが生じていても狭持領域１６’、１７’で電気的なコンタクトを確保することが出来るので、高集積化しても電極（あるいは端子等）相互間の電気的接続を容易に確保することが可能である。
【００３１】
図５（ａ）乃至同図（ｅ）は、原盤１１、１２の製造工程の一例を示している。
【００３２】
図５（ａ）に示すように、基材２１上にレジスト層を形成する。基材２１はエッチング可能な材料であれば、特に限定されるものではないが、少なくともエッチングされる部分は、シリコンあるいはその化合物で構成されていることが好ましい。シリコンあるいはその化合物は、エッチングにより、高精度の凹部の形成が容易であるため、好適である。また、光透過性の原盤を製造したい場合には、基材構成材料として石英が望ましい。石英は、エッチングにより、高精度の凹部の形成が容易であるため、好適である。
【００３３】
レジスト層を形成する物質としては、例えば、クレゾールノボラック系樹脂に感光剤としてジアゾナフトキノン誘導体を配合して得られるポジ型レジストが利用できる。ここで、ポジ型のレジストとは、所定のパターンに応じて光等の放射エネルギ線を照射することにより、放射エネルギ線に暴露された領域が現像液により選択的に除去可能となる物質のことである。レジスト層を形成する方法としては、例えば、スピンコート法を利用することができる。
【００３４】
次に、図５（ｂ）に示すように、マスク（レクチル）２３を介してレジスト層２２の所定領域のみに放射エネルギ線２４を照射する。マスク２３はキャパシタに対応する凹部を原盤上に形成するために必要とされる領域においてのみ、放射エネルギ線２４が透過するように、パターン形成されたものである。
【００３５】
レジスト層２２に放射エネルギ線２４を照射した後に所定の条件により、現像処理を行うと、図５（ｃ）に示すように、放射エネルギ線２４に暴露された領域２５においてのみ、レジスト層２２の一部が選択的に除去されて基材２１の表面が露出し、それ以外の領域はレジスト層２２により、覆われたままの状態となる。
【００３６】
こうして、レジスト層２２がパターン化されると、図５（ｄ）に示すように、このレジスト層２２をマスクとして基材２１を所定の深さにエッチングする。エッチングの方法としては、ウエット方式及びドライ方式があるが、基材２１の材質に合わせて、エッチング形状、エッチングレート、面内均一性等の点から最適な方式及び条件を選べばよい。加工精度の点から言えばドライ方式の方が優れており、例えば、平行平板型リアクティブイオンエッチング（ＲＩＥ）方式、誘導結合型（ＩＣＰ）方式、エレクトロンサイクロトロン共鳴（ＥＣＲ）、ヘリコン波励起方式等の装置が利用できる。
【００３７】
エッチングを終了した基材２１を洗浄すると、図５（ｅ）に示すように、キャパシタ電極に対応したパターンが形成された原盤１１が得られる。
【００３８】
原盤１２についても、同様の工程によって製造することが出来る。本実施の形態では、原盤１１及び１２は、一旦製造すれば耐久性の許す限り何度でも使用できるため経済的である。
【００３９】
このように、本発明の実施の形態によれば、強誘電体膜のパターニングをリソグラフィプロセスを使用しないで行うことが可能となる。それにより、強誘電体膜のプラズマエッチングによるダメージやエッチング液によるダメージが減少する。また、パターニングによる位置合せの回数も減るので、パターンのずれによるアライメント精度低下も減少する。
【００４０】
なお、実施例では、１つの導電性ポリマと１つの絶縁性ポリマとを混合した溶液を使用したが、導電性ポリマとして１つ若しくはそれ以上の材料を使用した溶液と、絶縁性ポリマとしても１つ若しくはそれ以上の材料を使用した溶液とを混合して異方性導電膜として使用することが可能である。絶縁性ポリマとしては、上述したポリメタクリレート(polymetacrylate,PMMA)の他、ポリエステル(polyesters)、ポリカーボネート(polycarbonates)、ポリアクリレート(polyacrylates)、ポリオレフィン(polyolefines)、ポリスチレン(polystyrenes)、等であってもよい。導電性ポリマとしては、上述したポリピロールの他、ポリアニリン(polyaniline)、ポリシロフェン(polythiophenes)、ポリシロフェンビニレン(polythiophenvinylenes)、等であっても良い。
【００４１】
なお、実施例では、強誘電体膜の両面に凸凹を形成し、両面の凸凹と各々の電極の間に異方性導電膜を形成したが、必ずしも強誘電体膜の両面に形成しなくても、少なくとも片面に形成していれば、本発明の強誘電体キャパシタアレイおよび強誘電体メモリの製造方法の効果を得ることができる。すなわち、強誘電体膜を、複数のキャパシタに対応した凹凸パターンが形成された原盤（型）を用いて強誘電体材料に該凹凸パターンを転写して形成することによって、強誘電体膜をエッチング（リソグラフィ）プロセスを行うことなく形成することが可能となり、強誘電体膜へのダメージを減らすことが可能となる。そのため、凸凹ないし異方性導電膜を強誘電体膜の両面に形成することがより望ましいが、片面に形成しても、両面に形成する場合よりも強誘電体膜へのダメージを減らすことが可能である。
【００４２】
【発明の効果】
以上説明したように、本発明の強誘電体メモリ及びその製造法によれば、強誘電体膜をキャパシタとするためのパターニングをエッチングあるいはリソグラフィすることなく、行うことが可能であるので、強誘電体膜の特性劣化を可及的に回避することが可能となって好ましい。
【図面の簡単な説明】
【図１】図１は、本発明の実施の形態のキャパシタ形成工程を説明する工程図である。
【図２】図２は、異方性導電膜を説明する説明図である。
【図３】図３は、異方性導電膜を用いたキャパシタ構造を説明する説明図である。
【図４】図４は、異方性導電膜を用いる場合の他の利点を説明する説明図である。
【図５】図５は、原盤の製造過程を説明する工程図である。
【符号の説明】
１１ 下側原盤
１２ 上側原盤
１３ 強誘電体膜（材料）
１４ 下側基板
１５ 配線層
１６ 異方性導電膜
１７ 異方性導電膜
１８ 上側基板
Claims (6)
- 複数のキャパシタを形成する各々の一方の電極が形成された第１の基板と、前記一方の電極に対向して配置され、前記複数のキャパシタを形成する各々の他方の電極が形成された第２の基板と、前記一方の電極および前記他方の電極に対応して設けられた凸部を含む凹凸パターンが両面に形成された強誘電体膜と、前記第１の基板及び前記強誘電体膜相互間、前記第２の基板及び前記強誘電体膜相互間にそれぞれ介在する第１及び第２の異方性導電膜とを備え、前記第１の異方性導電膜は、前記強誘電体膜の凸部と前記一方の電極の間においてのみ導通し、前記第２の異方性導電膜は、前記強誘電体膜の凸部と前記他方の電極の間においてのみ導通することを特徴とする強誘電体キャパシタアレイ。
- 請求項１に記載された強誘電体キャパシタアレイを用いる強誘電体メモリ。
- 半導体回路が形成される半導体回路層とメモリセルのキャパシタが形成されるキャパシタ層とを積層してなるスタック型メモリであって、前記キャパシタ層は、メモリセルアレイを構成する複数のキャパシタを形成する各々の一方の電極が形成された第１の基板と、前記一方の電極に対向して配置され、前記複数のキャパシタを形成する各々の他方の電極が形成された第２の基板と、前記一方の電極および前記他方の電極に対応して設けられた凸部を含む凹凸パターンが両面に形成された強誘電体膜と、前記第１の基板及び前記強誘電体膜相互間、前記第２の基板及び前記強誘電体膜相互間にそれぞれ介在する第１及び第２の異方性導電膜とを備え、前記第１の異方性導電膜は、前記強誘電体膜の凸部と前記一方の電極の間においてのみ導通し、前記第２の異方性導電膜は、前記強誘電体膜の凸部と前記他方の電極の間においてのみ導通することを特徴とする、スタック型メモリ。
- メモリセルのキャパシタに対応した凹凸パターンが形成された原盤を用いて強誘電体材料に該凹凸パターンを転写し、膜の少なくとも一方の面に凹凸部を有する強誘電体膜を形成する過程と、前記キャパシタの一方の電極が形成された第１の基板と前記強誘電体膜の前記一方の面とを第１の異方性導電膜を介して積層する過程と、前記強誘電体膜の前記一方の面と対向する他方の面に前記キャパシタの他方の電極を積層する過程を含み、前記強誘電体膜の前記他方の面に前記キャパシタの他方の電極を積層する過程が、前記強誘電体膜の前記他方の面と前記キャパシタの他方の電極が形成された第２の基板とを第２の異方性導電膜を介して積層することを特徴とする強誘電体メモリの製造方法。
- 強誘電体膜は、エネルギの付与により硬化可能な物質を含む、請求項４に記載の強誘電体メモリの製造方法。
- 前記エネルギは、光及び熱のうち少なくともいずれか一方である、請求項５記載の強誘電体メモリの製造方法。
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