KR101120180B1 - 반도체 소자의 제조 방법 - Google Patents

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Abstract

본 발명은 제 1 콘택홀의 하부 크기를 확장하고 후속 공정의 콘택 식각 공정 시 하부 도전층이 노출되지 않는 현상을 방지할 수 있는 반도체 소자의 제조 방법을 제공한다. 본 발명의 일 실시 예에 따른 반도체 소자의 제조 방법은 하부 도전층 상부에 제 1 절연막 및 제 2 절연막을 적층 구조로 형성하는 단계, 콘택 마스크를 이용하여 상기 제 2 절연막 및 상기 제 1 절연막을 일부 식각하여 제 1 콘택홀을 형성하는 단계, 클리닝 공정으로 상기 제 2 절연막 및 상기 제 1 절연막을 추가 식각하여 상기 제 1 콘택홀의 하부를 확장하는 단계 및 상기 하부 도전층이 노출될 때까지 상기 제 1 콘택홀에 의해 노출된 상기 제 1 절연막을 추가 식각하여 제 2 콘택홀을 형성하는 단계를 포함한다.

Description

반도체 소자의 제조 방법{Method for Manufacturing Semiconductor Device}
본 발명은 반도체 소자의 제조 방법에 관한 것으로, 특히 고집적 반도체 소자를 제조함에 있어 수율을 높일 수 있는 반도체 소자의 제조 방법에 관련된 기술이다.
반도체는 전기 전도도에 따른 물질의 분류 가운데 하나로 도체와 부도체의 중간 영역에 속하는 물질로서, 반도체에 불순물을 첨가하고 도체를 연결하여 트랜지스터와 같은 반도체 소자를 생성하는데 사용된다. 이러한 반도체 소자가 점점 고집적화되면서 반도체 칩 크기가 감소하게 되었다. 반도체 칩 크기의 감소로 인하여 집적도는 향상되면서 전기적 특성은 저하되지 않는 대용량의 메모리 소자를 제조하기 위한 기술 개발이 절실히 요구되고 있다.
여기서, 반도체 메모리 소자는 기억된 정보를 읽어내기도 하고 다른 정보를 기억시킬 수 있는 장치로서, 전원이 꺼지면 기억된 내용은 지워져 버리는 휘발성 메모리(Volatile Memory)와 전원이 꺼져도 기억된 내용이 지워지지 않는 비휘발성 메모리가 있다. 이중, 휘발성 메모리는 통상적으로 시스템 내에서 응용프로그램의 일시적 로딩(loading), 데이터의 일시적 저장 등에 사용된다.
이러한 반도체 메모리 소자를 고집적화하고 생산 수율을 증가시키기 위해 포토리소그래피(Photo-lithography) 공정, 셀 구조 및 배선 형성 물질과 절연막 형성 물질의 물성 등의 한계를 개선하여 안정한 공정 조건을 얻기 위한 연구가 다각적으로 이루어지고 있다. 이 가운데, 포토리소그래피 공정은 여러 층이 적층된 구조를 가지는 소자 내에서 각 층에 형성된 구성 요소들을 연결해 주기 위한 콘택 및 패턴을 형성하는 공정 시에 적용되는 필수 기술로서, 포토리소그래피 공정 기술의 향상이 고집적화 반도체 소자의 성패를 가름하는 관건이 된다.
포토리소그래피 공정은 어떤 특정한 화학 약품(Photo resist)이 빛을 받으면 화학 반응을 일으켜서 성질이 변화하는 원리를 이용한다. 반도체 기판상에 구현하고자 하는 패턴을 정의한 마스크를 사용하여 빛을 선택적으로 주사하여 포토레지스트를 마스크 내 정의된 패턴과 동일한 패턴으로 형성시키는 공정이다. 포토리소그래피 공정은 일반사진의 필름에 해당하는 포토레지스트를 도포하는 도포 공정, 마스크를 이용하여 선택적으로 빛을 주사하는 노광 공정, 다음에 현상액을 이용하여 빛을 받은 부분의 포토레지스트를 제거하여 패턴을 형성시키는 현상 공정으로 구성된다.
반도체 소자의 집적도가 높아질수록 미세 패턴이 요구되는데 패턴이 미세화될수록 감광막 패턴의 잔막율이 낮아지고 있다. 여기서 잔막율이란, 식각 시 감광막 패턴의 안정성을 말한다. 감광막 사이에 노출된 피식각층을 식각할 때 감광막의 일부도 함께 식각되는데, 감광막 패턴의 두께가 낮으면 하부 층을 안정적으로 식각할 수 있는 식각 마진이 부족해질 수 있다. 여기서, 감광막 패턴의 잔막율을 높이 기 위한 일반적인 방법은 초기에 도포하는 감광막 패턴을 두껍게 하는 것이다. 그러나, 감광막 패턴을 두껍게 형성할 경우 해상도의 저하와 촛점 여유도의 저하가 발생하여 포토리소그래피 방법을 통해 미세한 패턴을 형성하기 어렵게 된다.
도 1a 내지 도 1c는 종래 기술에 따른 반도체 소자의 제조 방법을 도시한 단면도들이다.
도 1a를 참조하면, 반도체 기판(100)상에 하부 도전층(110)을 형성한 후, 하부 도전층(110)을 포함한 전체 표면상에 제 1 절연막(120) 및 제 2 절연막(130)을 적층하여 형성한다. 제 2 절연막(130) 상에 하드마스크층(140)을 형성한다. 하드마스크층(140) 상에 감광막을 형성한 후, 콘택 마스크를 이용한 노광 및 현상 공정으로 감광막 패턴(150)을 형성한다.
도 1b를 참조하면, 감광막 패턴(150)을 마스크로 하드마스크층(140)을 식각하여 하드마스크층 패턴(미도시)을 형성한다. 이후, 감광막 패턴(150)을 제거한 후, 하드마스크층 패턴을 마스크로 상기 하부 도전층(110)을 노출할 때까지 제 2 절연막(130) 및 제 1 절연막(120)을 식각하여 콘택 영역(155)을 형성한다.
도 1c를 참조하면, 하드마스크층 패턴을 제거한 후, 콘택 영역(155)에 도전층을 매립하여 콘택(160)을 형성한다. 이후, 콘택(160) 상에 콘택(160)과 연결되는 상부 도전층(170)을 형성한다.
전술한 반도체 소자의 제조 방법에서, 반도체 기판상의 하부 도전층과 상부 도전층 간의 절연막 두께의 증가와 콘택의 폭 사이즈가 점점 감소함에 따라 절연막에 대한 콘택의 종횡비(Aspect Ratio)가 증가하여 콘택(Contact)이 제대로 형성되지 않는 문제가 발생하고 있다.
전술한 종래의 문제점을 해결하기 위하여, 본 발명은 하부 도전층을 포함한 전체 표면상에 식각 내성이 다른 제 1 및 제 2 절연막으로 나누어 증착하고 콘택 형성을 위한 식각 공정 시 두 차례에 나누어 식각하되, 1차 식각 후 습식 클리닝(Wet Cleaning) 공정을 통해 제 1 콘택홀의 하부 크기를 확장하고 2차 식각 공정 시 하부 도전층이 노출되지 않는 현상을 방지할 수 있는 반도체 소자의 제조 방법을 제공한다.
본 발명은 하부 도전층을 상부에 제 1 절연막 및 제 2 절연막을 적층 구조로 형성하는 단계, 콘택 마스크를 이용하여 상기 제 2 절연막 및 상기 제 1 절연막을 순차적으로 식각하여 제 1 콘택홀을 형성하는 단계, 상기 제 1 콘택홀의 하부를 식각하여 상기 제 1 콘택홀의 하부의 폭을 넓히는 단계 및 상기 하부 도전층이 노출될 때까지 상기 제 1 콘택홀에 의해 노출된 상기 제 1 절연막을 추가 식각하여 제 2 콘택홀을 형성하는 단계를 포함하는 반도체 소자의 제조 방법을 제공한다.
바람직하게는, 상기 제 2 절연막 상에 하드마스크층을 더 포함한다.
바람직하게는, 상기 하드마스크층은 비정질 탄소층을 포함한다.
바람직하게는, 상기 습식 클리닝 공정 후, 상기 제 2 및 제 1 절연막 측벽에 스페이서를 형성하는 단계를 더 포함한다.
바람직하게는, 상기 제 2 콘택홀 형성 후, 도전층을 매립하여 콘택을 형성하는 단계를 더 포함한다.
바람직하게는, 상기 콘택과 연결되는 상부 도전층을 형성하는 단계를 더 포함한다.
아울러, 하부 도전층 상부에 식각비가 서로 다른 제 1 절연막 및 제 2 절연막을 적층 구조로 형성하는 단계, 상기 제 2 절연막을 식각하여 상기 제 1 절연막을 노출하는 제 1 콘택홀을 형성하는 단계, 상기 제 1 절연막과 상기 제 2 절연막은 서로 다른 식각 선택비를 갖되, 동일한 공정 조건에서 상기 제 1 절연막은 상기 제 2 절연막보다 더 많이 식각되는 것을 특징으로 하는 단계; 및 상기 제 1 절연막을 식각하여 상기 하부 도전층이 노출되는 제 2 콘택홀을 형성하는 단계를 포함하는 반도체 소자의 제조 방법을 제공한다.
바람직하게는, 상기 제 2 절연막 상에 하드마스크층을 더 포함한다.
바람직하게는, 상기 하드마스크층은 비정질 탄소층을 포함한다.
바람직하게는, 상기 식각 공정 후, 상기 제 1 및 제 2 절연막 측벽에 스페이서를 형성하는 단계를 더 포함한다.
바람직하게는, 상기 제 2 콘택홀 형성 후, 도전층을 매립하여 콘택을 형성하는 단계를 더 포함한다.
바람직하게는, 상기 콘택과 연결되는 상부 도전층을 형성하는 단계를 더 포함한다.
본 발명은 하부 도전층을 포함한 전체 표면상에 식각 내성이 다른 제 1 및 제 2 절연막으로 나누어 증착하고 콘택 식각 공정 시 두 차례에 나누어 식각하되, 1차 식각 후 습식 클리닝 공정을 통해 제 1 콘택홀의 하부의 크기를 확장하고 2차 식각 공정 시 하부 도전층이 노출되지 않는 현상을 방지할 수 있으며 콘택 측벽에 스페이서를 증착함으로써 콘택의 상측의 보잉(Bowing) 현상을 방지하여 반도체 소자의 수율을 향상시키는 장점을 가진다.
이하, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자가 본 발명의 기술적 사상을 용이하게 실시할 수 있을 정도로 상세히 설명하기 위하여, 본 발명의 가장 바람직한 실시 예를 첨부한 도면을 참조하여 설명한다.
또한, 도면들에 있어서, 층 및 영역들의 두께는 명확성을 기하기 위하여 과장된 것이며, 층이 다른 층 또는 기판 "상"에 있다고 언급된 경우에 그것은 다른 층 또는 기판상에 직접 형성될 수 있거나, 또는 그들 사이에 제 3의 층이 개재될 수도 있다.
또한, 명세서 전체에 걸쳐서 동일한 참조 번호가 표시된 부분은 동일한 구성요소들을 나타낸다.
도 2a 내지 도 2f는 본 발명에 따른 반도체 소자의 제조 방법을 도시한 단면도들이다.
도 2a를 참조하면, 반도체 기판(200)상에 하부 도전층(210)을 형성한 후, 하부 도전층(210)을 포함한 전체 표면상에 제 1 절연막(220)을 증착한다. 이때, 제 1 절연막(220)은 제 2 절연막(230)에 비해 식각(Etching) 내성이 약한 절연막으로 형 성하는 것이 바람직하다. 상기 제 1 절연막(220)을 증착한 후, 평탄화 식각(Chemical Mechanical Polishing) 공정을 실시하여 제 1 절연막(220)을 평탄화 시킨다. 제 1 절연막(220) 상에 제 2 절연막(230)을 증착한다. 이때, 제 2 절연막(230)은 제 1 절연막(220)에 비해 식각 내성이 강한 절연막으로 형성하는 것이 바람직하다. 상기와 같은 식각 내성이 강한 제 2 절연막(230)은 후속 식각 공정 시 발생하는 제 2 절연막(230)의 상부 영역의 보잉(Bowing) 현상을 방지할 수 있다.
다음에는, 제 2 절연막(230) 상에 하드마스크층(240)을 형성한다. 이때, 하드마스크층(240)은 비정질 탄소층(Amorphous Carbon)으로 형성한다. 하드마스크층(240) 상에 감광막을 형성한 후, 콘택 마스크를 이용한 노광 및 현상 공정으로 감광막 패턴(250)을 형성한다.
도 2b를 참조하면, 감광막 패턴(250)을 마스크로 하드마스크층(240)을 식각하여 하드마스크층 패턴(245)을 형성한다. 상기 하드마스크층 패턴(245)을 마스크로 하부의 제 2 절연막(230)을 식각한 후, 제 1 절연막(220)의 일부를 식각하여 제 1 콘택홀(255)을 형성한다. 이때, 하부의 하부 전극이 노출되도록 제 1 절연막(220)을 깊게 식각하지 않고 제 1 절연막(220)의 일부만 식각되도록 식각 정지 기준(Etching Stop Target)이 제 1 절연막(220) 내에 형성되도록 조절한다.
도 2c를 참조하면, 제 1 콘택홀(255)을 형성한 후, 감광막 패턴(250) 및 파티클(Particle)을 제거하고 제 1 콘택홀(255)에 습식 클리닝(Wet Cleaning) 공정을 실시한다. 여기서, 습식 클리닝 공정으로 인해 식각되는 제 2 절연막(230)은 습식 식각 내성이 강한 물질이므로 식각 프로파일(Etch Profile)에 영향이 거의 없는 상 태이나 제 1 절연막(220)은 습식 식각 내성이 약한 물질로서 더 많이 식각되어 도 2c에 도시된 것과 같이 제 1 콘택홀(255)의 하부 너비가 확장된 형태를 가진다.
도 2d 및 도 2e를 참조하면, 습식 클리닝 공정으로 제 1 콘택홀(255)의 하부가 확장된 후, 제 1 콘택홀(255)의 측벽에 스페이서(265)를 형성한다. 이때, 스페이서(265)는 후속 공정 중 제 2 콘택홀(275)을 형성하기 위한 식각 공정 및 클리닝 공정 시에도 제 2 콘택홀(275)의 상측 영역의 보잉(Bowing) 현상을 방지한다.
상기 하드마스크층 패턴(245) 및 스페이서(265)를 마스크로 하여 하부 전극(210)이 노출될 때까지 하부의 제 1 절연막(220)을 식각하여 제 2 콘택홀(275)을 형성한다.
도 2f를 참조하면, 하드마스크층 패턴(245)을 제거한 후, 제 2 콘택홀(275)에 도전층을 매립하여 콘택(260)을 형성한다.
이후, 콘택(260) 상부에 상기 콘택(260)과 연결되는 상부 도전층(270)을 형성한다.
전술한 바와 같이, 본 발명은 하부 도전층 상부에 제 1 절연막 및 제 2 절연막을 적층 구조로 형성하는 단계, 콘택 마스크를 이용하여 상기 제 2 절연막 및 상기 제 1 절연막을 순차적으로 식각하여 제 1 콘택홀을 형성하는 단계, 상기 제 1 콘택홀의 하부를 식각하여 상기 제 1 콘택홀의 하부의 폭을 넓히는 단계 및 상기 하부 도전층이 노출될 때까지 상기 제 1 콘택홀에 의해 노출된 상기 제 1 절연막을 추가 식각하여 제 2 콘택홀을 형성하는 단계를 포함한다. 이러한 본 발명은 하부 도전층을 포함한 전체 표면상에 식각 내성이 다른 제 1 및 제 2 절연막으로 나누어 증착하고 콘택 식각 공정 시 두 차례에 나누어 식각하되, 1차 식각 후 습식 클리닝 공정을 통해 제 1 콘택홀의 하부의 크기를 확장하고 2차 식각 공정 시 하부 도전층이 노출되지 않는 현상을 방지할 수 있으며 콘택 측벽에 스페이서를 증착함으로써 콘택의 상측의 보잉(Bowing) 현상을 방지하여 반도체 소자의 수율을 향상시키는 장점을 가진다.
아울러 본 발명의 바람직한 실시 예는 예시의 목적을 위한 것으로, 당업자라면 첨부된 특허청구범위의 기술적 사상과 범위를 통해 다양한 수정, 변경, 대체 및 부가가 가능할 것이며, 이러한 수정 변경 등은 이하의 특허청구범위에 속하는 것으로 보아야 할 것이다.
도 1a 내지 도 1c는 종래 기술에 따른 반도체 소자의 제조 방법을 도시한 단면도들.
도 2a 내지 도 2f는 본 발명에 따른 반도체 소자의 제조 방법을 도시한 단면도들.

Claims (12)

  1. 하부 도전층 상부에 제 1 절연막 및 제 2 절연막을 적층 구조로 형성하는 단계;
    콘택 마스크를 이용하여 상기 제 2 절연막 및 상기 제 1 절연막을 순차적으로 식각하여 제 1 콘택홀을 형성하는 단계;
    상기 제 1 콘택홀의 하부를 식각하여 상기 제 1 콘택홀의 하부의 폭을 넓히는 단계; 및
    상기 하부 도전층이 노출될 때까지 상기 제 1 콘택홀에 의해 노출된 상기 제 1 절연막을 추가 식각하여 제 2 콘택홀을 형성하는 단계
    를 포함하는 반도체 소자의 제조 방법.
  2. 청구항 2은(는) 설정등록료 납부시 포기되었습니다.
    제 1 항에 있어서,
    상기 제 2 절연막 상에 하드마스크층을 더 포함하는 반도체 소자의 제조 방법.
  3. 청구항 3은(는) 설정등록료 납부시 포기되었습니다.
    제 2 항에 있어서,
    상기 하드마스크층은 비정질 탄소층을 포함하는 반도체 소자의 제조 방법.
  4. 청구항 4은(는) 설정등록료 납부시 포기되었습니다.
    제 1 항에 있어서,
    상기 제 1 콘택홀의 하부의 폭을 넓히는 단계 이후, 상기 제 2 및 제 1 절연막 측벽에 스페이서를 형성하는 단계를 더 포함하는 반도체 소자의 제조 방법.
  5. 청구항 5은(는) 설정등록료 납부시 포기되었습니다.
    제 1 항에 있어서,
    상기 제 2 콘택홀 형성 후, 도전층을 매립하여 콘택을 형성하는 단계를 더 포함하는 반도체 소자의 제조 방법.
  6. 청구항 6은(는) 설정등록료 납부시 포기되었습니다.
    제 5 항에 있어서,
    상기 콘택과 연결되는 상부 도전층을 형성하는 단계를 더 포함하는 반도체 소자의 제조 방법.
  7. 청구항 7은(는) 설정등록료 납부시 포기되었습니다.
    제 1 항에 있어서,
    상기 제 1 절연막과 상기 제 2 절연막은 서로 다른 식각 선택비를 갖되, 동일한 식각 조건에서 상기 제 1 절연막은 상기 제 2 절연막보다 더 많이 식각되는 것을 특징으로 하는 반도체 소자의 제조 방법.
  8. 삭제
  9. 삭제
  10. 삭제
  11. 삭제
  12. 삭제
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