KR100946080B1 - 반도체 소자의 패턴 형성 방법 - Google Patents

반도체 소자의 패턴 형성 방법 Download PDF

Info

Publication number
KR100946080B1
KR100946080B1 KR1020070140240A KR20070140240A KR100946080B1 KR 100946080 B1 KR100946080 B1 KR 100946080B1 KR 1020070140240 A KR1020070140240 A KR 1020070140240A KR 20070140240 A KR20070140240 A KR 20070140240A KR 100946080 B1 KR100946080 B1 KR 100946080B1
Authority
KR
South Korea
Prior art keywords
pattern
film
forming
region
etching
Prior art date
Application number
KR1020070140240A
Other languages
English (en)
Other versions
KR20090072201A (ko
Inventor
정우영
Original Assignee
주식회사 하이닉스반도체
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 주식회사 하이닉스반도체 filed Critical 주식회사 하이닉스반도체
Priority to KR1020070140240A priority Critical patent/KR100946080B1/ko
Priority to US12/058,615 priority patent/US20090170325A1/en
Priority to JP2008096751A priority patent/JP2009164546A/ja
Priority to CN2008100875652A priority patent/CN101471230B/zh
Publication of KR20090072201A publication Critical patent/KR20090072201A/ko
Application granted granted Critical
Publication of KR100946080B1 publication Critical patent/KR100946080B1/ko

Links

Images

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/027—Making masks on semiconductor bodies for further photolithographic processing not provided for in group H01L21/18 or H01L21/34
    • H01L21/0271—Making masks on semiconductor bodies for further photolithographic processing not provided for in group H01L21/18 or H01L21/34 comprising organic layers
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/027—Making masks on semiconductor bodies for further photolithographic processing not provided for in group H01L21/18 or H01L21/34
    • H01L21/033—Making masks on semiconductor bodies for further photolithographic processing not provided for in group H01L21/18 or H01L21/34 comprising inorganic layers
    • H01L21/0334—Making masks on semiconductor bodies for further photolithographic processing not provided for in group H01L21/18 or H01L21/34 comprising inorganic layers characterised by their size, orientation, disposition, behaviour, shape, in horizontal or vertical plane
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/027—Making masks on semiconductor bodies for further photolithographic processing not provided for in group H01L21/18 or H01L21/34
    • H01L21/033—Making masks on semiconductor bodies for further photolithographic processing not provided for in group H01L21/18 or H01L21/34 comprising inorganic layers
    • H01L21/0334—Making masks on semiconductor bodies for further photolithographic processing not provided for in group H01L21/18 or H01L21/34 comprising inorganic layers characterised by their size, orientation, disposition, behaviour, shape, in horizontal or vertical plane
    • H01L21/0337—Making masks on semiconductor bodies for further photolithographic processing not provided for in group H01L21/18 or H01L21/34 comprising inorganic layers characterised by their size, orientation, disposition, behaviour, shape, in horizontal or vertical plane characterised by the process involved to create the mask, e.g. lift-off masks, sidewalls, or to modify the mask, e.g. pre-treatment, post-treatment
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having at least one potential-jump barrier or surface barrier, e.g. PN junction, depletion layer or carrier concentration layer
    • H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having at least one potential-jump barrier or surface barrier, e.g. PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic System or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/30—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26
    • H01L21/31—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26 to form insulating layers thereon, e.g. for masking or by using photolithographic techniques; After treatment of these layers; Selection of materials for these layers
    • H01L21/3105—After-treatment
    • H01L21/311—Etching the insulating layers by chemical or physical means
    • H01L21/31144—Etching the insulating layers by chemical or physical means using masks

Abstract

본 발명은 반도체 소자의 패턴 형성 방법에 관한 것으로, 제1 영역과 제1 영역에 형성되는 패턴보다 넓은 패턴이 형성되는 제2 영역을 포함하는 반도체 기판의 제2 영역 상부 전체에 제1 식각 마스크막을 형성하고, 제1 영역 상에 제1 식각 마스크막으로 다수의 제1 식각 마스크 패턴을 형성하는 단계와, 제1 식각 마스크 패턴에 대응하는 단차를 유지할 수 있는 두께로 보조막을 형성하는 단계와, 보조막 상부에 제1 하드 마스크막을 형성하는 단계와, 제1 하드 마스크막 상에 제1 포토 레지스트 패턴을 형성하는 단계와, 제1 포토 레지스트 패턴을 이용한 식각 공정으로 보조막이 노출될 때까지 제1 식각 마스크 패턴의 측벽에 형성된 보조막 사이의 공간에 의해 정의되는 제1 패턴과, 제1 포토레지스트 패턴에 의해 정의되는 제2 패턴을 포함하는 제2 식각 마스크 패턴을 보조막 상에 형성하는 단계와, 제1 식각 마스크 패턴 상에 형성된 보조막을 제거하는 단계와, 제2 영역의 제1 식각 마스크막을 패터닝하면서 제1 및 제2 식각 마스크 패턴이 제거되도록 식각 공정을 실시하는 단계 및 제1 영역에 잔류하는 보조막의 중앙부를 제거하여 상기 보조막의 양단부를 격리시키는 단계를 포함하기 때문에, 결함없는 미세한 패턴을 형성할 수 있다.
하드 마스크, 패턴, 금속 배선

Description

반도체 소자의 패턴 형성 방법{Method for forming a pattern of semiconductor device}
본 발명은 반도체 소자의 패턴 형성 방법에 관한 것으로, 특히 패턴 밀도가 상이한 두 영역에 패턴을 동시에 형성하는 반도체 소자의 패턴 형성 방법에 관한 것이다.
반도체 기판에는 게이트나 소자 분리막과 같은 다수의 요소들이 형성되며, 이러한 게이트 들을 전기적으로 연결시키기 위하여 금속 배선들이 형성된다. 금속 배선과 반도체 기판의 접합 영역(예를 들어, 트랜지스터의 소오스 또는 드레인)은 콘택 플러그에 의해 전기적으로 연결된다.
이러한 게이트나 금속 배선 등은 대부분 패턴 형성 공정을 통해 형성된다. 즉, 반도체 기판상에 패터닝을 형성하고자 하는 식각 대상막, 예를 들면 게이트 적층막이나 도전막 또는 절연막을 형성하고 식각 대상막 상에 식각 마스크 패턴을 형성한 뒤 식각 마스크 패턴을 이용한 식각 공정으로 식각 대상막을 패터닝한다. 이러한 패턴 형성 공정을 통해 미세 패턴을 형성하는 것은 초소형 및 고성능의 반도체 소자를 형성하는데 반드시 필요한 공정으로써 매우 중요하다.
하지만, 패턴 형성 공정시 사용되는 장비의 한계로 인하여 형성할 수 있는 패턴의 크기는 한정되어 있으며 이러한 장비의 한계를 극복하는데 많은 어려움이 있다. 또한, 동시에 형성되는 패턴이라도 패턴이 형성되는 밀도와 형성 위치에 따라 식각 대상막을 패터닝하기 위한 포토 레지스트 패턴에 높이차가 발생 수 있다. 이러한 높이차는 포토 레지스트 패턴 상에 형성되는 막의 상부면에 단차를 형성하기 때문에, 후속하는 패턴 형성 공정에서 노광을 산란시키는 등 불균일한 패턴을 형성할 수 있다.
본 발명은 패턴이 형성되는 위치에 관계없이 포토 레지스트 패턴의 높이를 동일하게 형성하여 패턴의 밀도나 형성 위치에 상관없이 패턴을 결함없이 형성할 수 있다. 또한, 노광 장비의 최대 해상도로 형성된 제1 식각 마스크 패턴 사이에 하부가 서로 연결된 양단이 상부로 돌출된 보조막 패턴 및 제2 식각 마스크 패턴을 형성하고, 제1 및 제2 식각 마스크 패턴을 제거한 뒤 보조막 패턴의 양단 사이를 식각하여 패턴을 형성함으로써 노광 장비의 최대 해상도보다 더욱 미세한 패턴을 형성할 수 있다.
삭제
삭제
삭제
본 발명에 따른 반도체 소자의 패턴 형성 방법은, 제1 영역과 상기 제1 영역에 형성되는 패턴보다 넓은 패턴이 형성되는 제2 영역을 포함하는 반도체 기판상에 식각 대상막을 형성하는 단계와, 상기 제2 영역 상부 전체에 제1 식각 마스크막을 형성하고, 상기 제1 영역 상에 상기 제1 식각 마스크막으로 다수의 제1 식각 마스크 패턴을 형성하는 단계와, 상기 제1 식각 마스크 패턴에 대응하는 단차를 유지할 수 있는 두께로 상기 반도체 기판상에 보조막을 형성하는 단계와, 상기 보조막 상부에 제1 하드 마스크막을 형성하는 단계, 상기 제2 영역의 상기 제1 하드 마스크막 상에 제1 포토 레지스트 패턴을 형성하는 단계, 상기 제1 포토 레지스트 패턴을 이용한 식각 공정으로 상기 보조막이 노출될 때까지 상기 제1 하드 마스크막을 식각하여 상기 제1 식각 마스크 패턴의 측벽에 형성된 상기 보조막 사이의 공간에 의해 정의되는 제1 패턴과, 상기 제1 포토레지스트 패턴에 의해 정의되는 제2 패턴을 포함하는 제2 식각 마스크 패턴을 상기 보조막 상에 형성하는 단계와, 상기 제1 식각 마스크 패턴 상에 형성된 상기 보조막을 제거하는 단계와, 상기 제2 영역의 상기 제1 식각 마스크막을 패터닝하면서 상기 제1 및 제2 식각 마스크 패턴이 제거되도록 식각 공정을 실시하는 단계 및 상기 제1 영역에 잔류하는 상기 보조막의 중앙부를 제거하여 상기 보조막의 양단부를 격리시키는 단계를 포함하는 것을 특징으로 한다.
상기 제1 식각 마스크 패턴을 형성하는 단계는, 상기 반도체 기판상에 제2 하드 마스크막을 형성하는 단계와, 상기 제2 하드 마스크막 상에 반사 방지막을 형성하는 단계와, 상기 제2 영역 상에 포토 레지스트막을 형성하고 상기 제1 영역 상에 상기 포토 레지스트막으로써 제2 포토 레지스트 패턴을 형성하는 단계 및 상기 제2 포토 레지스트 패턴을 이용한 식각 공정으로 상기 제1 영역의 상기 반사 방지막을 식각하여 반사 방지막 패턴 및 상기 제1 포토 레지스트 패턴을 포함하는 상기 제1 식각 마스크 패턴을 형성하는 단계를 포함할 수 있다.
상기 제2 하드 마스크막은 각각 투명한 제1 막 및 제2 막의 적층구조로 형성할 수 있다. 상기 제1 막은 SOC(Spin On Carbon)막 또는 아몰퍼스 카본막으로 형성할 수 있다. 상기 제2 막은 Si 함유 BARC(Bottom Anti-Reflection Coating) 막 또는 SiON막으로 형성할 수 있다. 상기 보조막은 산화막으로 형성할 수 있다. 상기 산화막은 20℃에서 150℃ 사이의 온도에서 형성할 수 있다. 상기 제1 하드 마스크막은 상기 반사 방지막으로 형성할 수 있다. 상기 격리된 보조막의 양단부의 피치는 상기 제1 식각 마스크 패턴의 피치의 절반으로 형성될 수 있다.
본 발명에 따르면 패턴이 형성되는 위치에 관계없이 포토 레지스트 패턴의 높이를 동일하게 형성하여 패턴을 결함없이 형성할 수 있다. 또한, 본 발명에 따르면 노광 장비의 최대 해상도보다 더욱 미세한 패턴을 형성할 수 있다.
이하, 첨부된 도면을 참조하여 본 발명의 바람직한 실시예를 설명하기로 한다.
그러나, 본 발명은 이하에서 설명하는 실시예에 한정되는 것이 아니라 서로 다른 다양한 형태로 구현될 수 있으며, 본 발명의 범위가 다음에 상술하는 실시예에 한정되는 것은 아니다. 또한, 본 발명의 기술 분야의 통상의 전문가라면 본 발명의 기술 사상의 범위 내에서 다양한 실시예가 가능함을 이해할 수 있을 것이다. 단지 본 실시예는 본 발명의 개시가 완전하도록 하며 통상의 지식을 가진 자에게 발명의 범주를 완전하게 알려주기 위해 제공되는 것이며, 본 발명의 범위는 본원의 특허 청구 범위에 의해서 이해되어야 한다. 또한, 임의의 막이 다른 막 또는 반도체 기판 '상'에 형성된다고 기재된 경우 상기 임의의 막은 상기 다른 막 또는 상기 반도체 기판에 직접 접하여 형성될 수도 있고, 그 사이에 제3의 막이 개재되어 형성될 수도 있다. 또한, 도면에 도시된 각 층의 두께나 크기는 설명의 편의 및 명확성을 위하여 과장될 수 있다.
도 1a 내지 도 1i는 본 발명의 반도체 소자의 패턴 형성 방법을 설명하기 위하여 도시한 소자의 단면도이다.
도 1a를 참조하면, 소정의 패턴이 형성되는 제1 영역(도면부호 A) 및 제1 영역보다 더욱 넓은 피치를 갖는 패턴이 형성되는 제2 영역(도면부호 B)를 포함하는 식각 대상막(104)이 반도체 기판(102) 상에 형성된다. 제1 영역(도면부호 A)은 플래시 메모리 소자에서 셀 영역일 수 있고, 제2 영역(도면부호 B)은 플래시 메모리 소자에서 주변 회로 영역일 수 있다. 또한, 식각 대상막(104)을 절연층으로 형성하고 식각 대상막(104)에 소정의 패턴을 형성한 뒤 패턴을 도전 물질로 갭필(gap fill)함으로써 반도체 기판(102)에 형성된 게이트나 접합 영역 또는 콘택 플러그들과 연결되는 금속 배선을 형성할 수 있다.
식각 대상막(104) 상에는 식각 대상막(104)을 패터닝하기 위한 하드 마스크막을 형성한다. 하드 마스크막은 투명한 성질을 갖는 두 개 이상의 적층막, 예를 들면 제1 하드 마스크막(106) 및 제2 하드 마스크막(108)을 포함하여 형성할 수 있다. 제1 하드 마스크막(106)은 SOC(Spin On Carbon)막 또는 아몰퍼스 카본(amorphous carbon) 막으로 형성할 수 있다. 제2 하드 마스크막(108)은 실리콘(Si)을 함유하는 BARC(Bottom Anti-Reflection Coating)막 또는 SiON막으로 형성할 수 있다.
제2 하드 마스크막(108) 상에는 반사 방지막(110)을 형성한다. 반사 방지막(110)은 후속하는 노광 공정에서 난반사에 의해 불균일한 패턴이 형성되는 문제점을 예방하기 위한 것이다.
이어서, 반사 방지막(110) 상에 포토 레지스트막(112)을 형성한 뒤 노광 및 현상 공정을 통해 제1 영역(도면부호 A)에 제1 포토 레지스트 패턴(112a)을 형성한 다. 제1 포토 레지스트 패턴(112a)의 피치(pitch; 도면부호 d)는 식각 대상막(104)에 형성하고자 하는 목표 패턴의 피치의 두 배로 형성할 수 있다. 이를 위하여, 제1 영역(도면부호 A)에 형성되는 제1 포토 레지스트 패턴(112a)의 피치(도면부호 d)는 제1 영역(도면부호 A)에 형성되는 제1 포토 레지스트 패턴(112a)의 폭(도면부호 c)의 3배로 형성하는 것이 바람직하다.
한편, 제2 영역(도면부호 B)에 형성된 포토 레지스트막(112)으로 인하여 후속하는 공정에서 제1 포토 레지스트 패턴(112a)의 상부에 형성되는 막의 표면은 제1 영역(도면부호 A)와 제2 영역(도면부호 B)에서 단차가 발생하지 않고 평탄하게 형성될 수 있다.
도 1b를 참조하면, 제1 포토 레지스트 패턴(112a)을 식각 마스크로 하여 반사 방지막(110)을 패터닝한다. 이로써, 제1 영역(도면부호 A)에는 제1 포토 레지스트 패턴(112a) 및 반사 방지막 패턴(110a)을 포함하는 제1 식각 마스크 패턴(114)이 형성된다.
그리고, 제1 영역(도면부호 A)에 형성된 제1 식각 마스크 패턴(114)의 측벽 및 상부와 제2 영역(도면부호 B)에 형성된 포토 레지스트막(112) 상에 보조막(116)을 형성한다. 보조막(116)은 제1 식각 마스크 패턴(114)으로 형성된 단차를 유지할 수 있는 두께로 형성하는 것이 바람직하다. 구체적으로, 보조막(116)의 두께(도면부호 e)는 제1 식각 마스크 패턴(114)의 폭(도면부호 c)과 동일하게 형성하는 것이 바람직하다. 또한, 제1 식각 마스크 패턴(114) 사이에 형성된 보조막(116) 사이의 거리(도면부호 f)는 보조막(116)의 두께(도면부호 e)와 동일하게 형성하는 것 이 바람직하다.
하지만, 이러한 일실시예는 패턴의 폭과 패턴 사이의 거리가 동일하며, 제1 영역(도면부호 A)에 형성된 제1 식각 마스크 패턴(114)에 비해 절반의 피치를 갖는 목표 패턴을 형성하기 위한 것이다. 이에 따라, 본 발명은 제1 영역(도면부호 A)에 형성된 제1 식각 마스크 패턴(114)에 비해 작은 피치의 패턴을 형성하기 위한 임의의 공정에 적용될 수 있음은 당연하며, 이때 제1 식각 마스크 패턴(114)의 폭(도면부호 c), 제1 식각 마스크 패턴(114)의 피치(도면부호 d), 보조막(116)의 두께(도면부호 e) 및 보조막(116) 사이의 거리(도면부호 f)는 임의로 형성할 수 있음은 당연하다.
한편, 보조막(116)은 저온에서 형성되는 절연막, 예를 들면 산화막으로 형성함으로써 제1 포토 레지스트 패턴(112a)이 손상되는 것을 방지할 수 있다. 이때 산화막은 상온, 예를 들면 20℃에서 150℃ 사이의 온도에서 형성하는 것이 바람직하다.
도 1c를 참조하면, 보조막(116) 상에 제3 하드 마스크막(118)을 형성한다. 바람직하게는, 제3 하드 마스크막(118)은 후속하는 노광 공정에서 난반사로 인하여 불균일한 패턴이 형성되는 것을 방지하는 역할을 하며 후속하는 식각 공정이 용이하도록 반사 방지막(110)과 동일한 물질로 형성하는 것이 바람직하다.
이때, 전술한 공정에서 제2 영역(도면부호 B)에도 포토 레지스트막(112)이 형성되기 때문에 제3 하드 마스크막(118)의 상부면이 평탄하게 형성될 수 있다. 즉, 본 발명의 일실시예와 달리 제2 영역(도면부호 B)에도 포토 레지스트막(112)이 형성되지 않는다면 제1 식각 마스크 패턴(114)으로 인하여 제1 영역(도면부호 A)의 표면과 제2 영역(도면부호 B) 표면은 큰 단차가 형성된다. 이로 인하여, 제3 하드 마스크막(118)을 상부 표면에 형성하면 제2 영역(도면부호 B)보다 제1 영역(도면부호 A)에 두께가 높게 형성되어 제1 영역(도면부호 A)과 제2 영역(도면부호 B) 사이의 제3 하드 마스크막(118) 상부에는 경사면이 형성된다. 이러한 경사면은 후속하는 공정에서 제1 영역(도면부호 A)과 제2 영역(도면부호 B)에 도달하는 노광을 왜곡시키는 노칭(notching) 현상이 발생되어 불균일한 패턴을 형성할 수 있다.
이어서, 제3 하드 마스크막(118)의 제2 영역(도면부호 B) 상에 식각 대상막(104)의 제2 영역(도면부호 B)에 형성하고자하는 목표 패턴을 형성하기 위한 제2 포토 레지스트 패턴(120)을 형성한다. 제2 포토 레지스트 패턴(120)은 식각 대상막(104)의 제2 영역(도면부호 B)에 형성하고자하는 목표 패턴과 대응하여 형성할 수 있다.
도 1d를 참조하면, 제2 포토 레지스트 패턴(120)을 식각 마스크로 하는 식각 공정으로 보조막(116)이 노출될 때까지 제3 하드 마스크막(118)을 식각하여 패터닝한다. 이러한 식각 공정은 제3 하드 마스크막(118)에 비해 보조막(116)이 식각되는 양이 작은 조건으로 실시하는 것이 바람직하다. 이로써, 제1 영역(도면부호 A)에는 제1 식각 마스크 패턴(114) 사이에 형성된 보조막(116) 사이에 반사 방지막 패턴인 제2 식각 마스크 패턴(118a)이 형성된다. 또한 제2 영역(도면부호 B)에는 제2 포토 레지스트 패턴(120)을 따라 제3 하드 마스크막 패턴(118b)이 형성된다.
도 1e를 참조하면, 제1 식각 마스크 패턴(114) 및 포토 레지스트막(112)이 노출될 때까지 보조막(116)을 식각한다. 이로써, 제1 영역(도면부호 A)의 보조막(116)은 하부가 서로 연결된 양단이 상부로 돌출된 제1 보조막 패턴(116a)이 형성된다. 또한 제2 영역(도면부호 B)에는 제2 포토 레지스트 패턴(120)을 따라 보조막 패턴(116b)이 형성된다.
도 1f를 참조하면, 통상의 포토 레지스트에 대한 식각 공정을 실시하여, 제1 영역(도면부호 A)의 제1 포토 레지스트 패턴(112a) 및 제2 영역(도면부호 B)의 제2 포토 레지스트 패턴(120)을 제거하고, 제2 영역(도면부호 B)의 포토 레지스트막(112)을 패터닝하여 제3 포토 레지스트 패턴(112b)를 형성한다. 그리고, 통상의 반사 방지막에 대한 식각 공정을 실시하여 제1 영역(도면부호 A)의 반사 방지막 패턴(110a) 및 제2 식각 마스크 패턴(118a)을 제거하고 제2 영역(도면부호 B)에서 노출된 반사 방지막(110)을 패터닝하여 반사 방지막 패턴(110b)을 형성한다.
이로써, 제1 영역(도면부호 A)의 제2 하드 마스크막(108) 상에는 제1 보조막 패턴(116a)이 노출되고 제2 영역(도면부호 B)의 제2 하드 마스크막(108) 상에는 보조막 패턴(116b), 제3 포토 레지스트 패턴(112b) 및 반사 방지막 패턴(110b)이 형성된다.
도 1g를 참조하면, 제1 보조막 패턴(116a)에 대해 이방성 식각 공정을 실시한다. 이로써, 제2 영역(도면부호 B)의 보조막 패턴(116b)은 제거되며, 제1 영역(도면부호 A)의 제1 보조막 패턴(116a)은 양단 사이가 식각되어 제2 보조막 패턴(116c)이 형성된다. 이때, 형성되는 제2 보조막 패턴(116c)의 피치(도면부호 g)는 전술한 공정에서 제1 포토 레지스트 패턴(112a)의 피치(도면부호 d)의 절반으로 형성할 수 있다. 이로써, 패턴을 형성하는 장비가 가진 해상력보다 두 배로 미세한 목표 패턴을 형성하는 것이 가능하다. 이때, 노출되는 제2 하드 마스크막(108)의 일부가 함께 패터닝되어 제2 하드 마스크 패턴(108a)이 형성된다.
도 1h를 참조하면, 제1 영역(도면부호 A)의 제2 보조막 패턴(116c)을 식각 마스크로 하는 식각 공정으로 제1 영역(도면부호 A)의 제2 하드 마스크 패턴(108a)을 패터닝한다. 이에 따라, 제1 하드 마스크막(106) 상에는 제2 영역(도면부호 B)보다 제1 영역(도면부호 A)에 피치가 더욱 작은 제2 하드 마스크 패턴(108b)이 형성된다. 이어서, 제2 하드 마스크 패턴(108b)을 이용한 식각 공정으로 제1 하드 마스크막(106)을 식각하여 제1 하드 마스크 패턴(106a)을 형성한다. 이 과정에서 제2 보조막 패턴(116c), 제1 포토 레지스트 패턴(112a) 및 반사 방지막 패턴(110b)이 제거된다. 한편, 전술한 공정 중 도 1d에 해당하는 제2 식각 마스크 패턴(118b)을 형성하는 공정부터 제1 하드 마스크 패턴(106a)을 형성하는 본 공정은 인-시츄(in-situ)로 실시할 수 있다.
도 1i를 참조하면, 제2 하드 마스크 패턴(108b) 및 제1 하드 마스크 패턴(106a)을 이용한 식각 공정으로 식각 대상막(104)을 식각하여 트렌치(trench)을 형성한다. 그리고 트렌치를 포함하는 식각 대상막(104) 상에 도전 물질, 예를 들면 텅스텐 또는 구리를 형성하여 트렌치를 도전 물질로 갭필한다. 이후에, 식각 대상막(104) 상에 형성된 도전 물질에 대해 화학 기계 연마(Chemical Mechanical Polishing; CMP) 방법과 같은 평탄화 공정을 실시하여 식각 대상막(104)에 금속 배선(122)를 형성한다. 이때, 제2 하드 마스크 패턴(108b) 및 제1 하드 마스크 패 턴(106)이 제거된다. 이러한 금속 배선(122)은 반도체 기판(102)에 형성된 게이트나 접합 영역 또는 콘택 플러그들과 연결될 수 있다.
도 1a 내지 도 1i는 본 발명의 반도체 소자의 패턴 형성 방법을 설명하기 위하여 도시한 소자의 단면도이다.
<도면의 주요 부분에 대한 부호 설명>
102 : 반도체 기판 104 : 식각 대상막
106 : 제1 하드 마스크막 108 : 제2 하드 마스크막
110 : 반사 방지막 112 : 포토 레지스트막
112a : 제1 포토 레지스트 패턴 112b : 제3 포토 레지스트 패턴
114 : 제1 식각 마스크 패턴 116 : 보조막
116a : 제1 보조막 패턴 116b : 보조막 패턴
118 : 제3 하드 마스크막 118a : 제2 식각 마스크 패턴
118b : 제3 하드 마스크막 패턴 120 : 제2 포토 레지스트 패턴

Claims (21)

  1. 삭제
  2. 삭제
  3. 삭제
  4. 삭제
  5. 삭제
  6. 삭제
  7. 삭제
  8. 삭제
  9. 삭제
  10. 삭제
  11. 제1 영역과 상기 제1 영역에 형성되는 패턴보다 넓은 패턴이 형성되는 제2 영역을 포함하는 반도체 기판상에 식각 대상막을 형성하는 단계;
    상기 제2 영역 상부 전체에 제1 식각 마스크막을 형성하고, 상기 제1 영역 상에 상기 제1 식각 마스크막으로 다수의 제1 식각 마스크 패턴을 형성하는 단계;
    상기 제1 식각 마스크 패턴에 대응하는 단차를 유지할 수 있는 두께로 상기 반도체 기판상에 보조막을 형성하는 단계;
    상기 보조막 상부에 제1 하드 마스크막을 형성하는 단계;
    상기 제2 영역의 상기 제1 하드 마스크막 상에 제1 포토 레지스트 패턴을 형성하는 단계;
    상기 제1 포토 레지스트 패턴을 이용한 식각 공정으로 상기 보조막이 노출될 때까지 상기 제1 하드 마스크막을 식각하여 상기 제1 식각 마스크 패턴의 측벽에 형성된 상기 보조막 사이의 공간에 의해 정의되는 제1 패턴과, 상기 제1 포토레지스트 패턴에 의해 정의되는 제2 패턴을 포함하는 제2 식각 마스크 패턴을 상기 보조막 상에 형성하는 단계;
    상기 제1 식각 마스크 패턴 상에 형성된 상기 보조막을 제거하는 단계;
    상기 제2 영역의 상기 제1 식각 마스크막을 패터닝하면서 상기 제1 및 제2 식각 마스크 패턴이 제거되도록 식각 공정을 실시하는 단계; 및
    상기 제1 영역에 잔류하는 상기 보조막의 중앙부를 제거하여 상기 보조막의 양단부를 격리시키는 단계를 포함하는 반도체 소자의 패턴 형성 방법.
  12. 제11항에 있어서, 상기 제1 식각 마스크 패턴을 형성하는 단계는,
    상기 반도체 기판상에 제2 하드 마스크막을 형성하는 단계;
    상기 제2 하드 마스크막 상에 반사 방지막을 형성하는 단계;
    상기 제2 영역 상에 포토 레지스트막을 형성하고 상기 제1 영역 상에 상기 포토 레지스트막으로써 제2 포토 레지스트 패턴을 형성하는 단계; 및
    상기 제2 포토 레지스트 패턴을 이용한 식각 공정으로 상기 제1 영역의 상기 반사 방지막을 식각하여 반사 방지막 패턴 및 상기 제2 포토 레지스트 패턴을 포함하는 상기 제1 식각 마스크 패턴을 형성하는 단계를 포함하는 반도체 소자의 패턴 형성 방법.
  13. 제12항에 있어서,
    상기 제2 하드 마스크막은 각각 투명한 제1 막 및 제2 막의 적층구조로 형성하는 반도체 소자의 패턴 형성 방법.
  14. 제13항에 있어서,
    상기 제1 막은 SOC(Spin On Carbon)막 또는 아몰퍼스 카본막으로 형성하는 반도체 소자의 패턴 형성 방법.
  15. 제13항에 있어서,
    상기 제2 막은 Si 함유 BARC(Bottom Anti-Reflection Coating) 막 또는 SiON막으로 형성하는 반도체 소자의 패턴 형성 방법.
  16. 제11항에 있어서,
    상기 보조막은 산화막으로 형성하는 반도체 소자의 패턴 형성 방법.
  17. 제16항에 있어서,
    상기 산화막은 20℃에서 150℃ 사이의 온도에서 형성하는 반도체 소자의 패턴 형성 방법.
  18. 삭제
  19. 제12항에 있어서,
    상기 제1 하드 마스크막은 상기 반사 방지막으로 형성하는 반도체 소자의 패턴 형성 방법.
  20. 제11항에 있어서,
    상기 격리된 보조막의 양단부의 피치는 상기 제1 식각 마스크 패턴의 피치의 절반으로 형성되는 반도체 소자의 패턴 형성 방법.
  21. 제11항에 있어서,
    상기 제2 식각 마스크 패턴을 형성하는 단계 내지 상기 보조막의 양단부를 격리시키는 단계는 인시츄로 실시하는 반도체 소자의 패턴 형성 방법.
KR1020070140240A 2007-12-28 2007-12-28 반도체 소자의 패턴 형성 방법 KR100946080B1 (ko)

Priority Applications (4)

Application Number Priority Date Filing Date Title
KR1020070140240A KR100946080B1 (ko) 2007-12-28 2007-12-28 반도체 소자의 패턴 형성 방법
US12/058,615 US20090170325A1 (en) 2007-12-28 2008-03-28 Method of forming a semiconductor device pattern
JP2008096751A JP2009164546A (ja) 2007-12-28 2008-04-03 半導体素子のパターン形成方法
CN2008100875652A CN101471230B (zh) 2007-12-28 2008-04-11 一种形成半导体器件图案的方法

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
KR1020070140240A KR100946080B1 (ko) 2007-12-28 2007-12-28 반도체 소자의 패턴 형성 방법

Publications (2)

Publication Number Publication Date
KR20090072201A KR20090072201A (ko) 2009-07-02
KR100946080B1 true KR100946080B1 (ko) 2010-03-10

Family

ID=40799013

Family Applications (1)

Application Number Title Priority Date Filing Date
KR1020070140240A KR100946080B1 (ko) 2007-12-28 2007-12-28 반도체 소자의 패턴 형성 방법

Country Status (4)

Country Link
US (1) US20090170325A1 (ko)
JP (1) JP2009164546A (ko)
KR (1) KR100946080B1 (ko)
CN (1) CN101471230B (ko)

Families Citing this family (12)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR100966976B1 (ko) * 2007-12-28 2010-06-30 주식회사 하이닉스반도체 반도체 소자의 제조 방법
US8105947B2 (en) * 2008-11-07 2012-01-31 Taiwan Semiconductor Manufacturing Company, Ltd. Post etch dielectric film re-capping layer
US8268730B2 (en) * 2009-06-03 2012-09-18 Micron Technology, Inc. Methods of masking semiconductor device structures
CN101989575B (zh) * 2009-08-06 2012-10-31 中芯国际集成电路制造(上海)有限公司 Cmos图像传感器介质层的抛光方法
KR20110135136A (ko) 2010-06-10 2011-12-16 주식회사 하이닉스반도체 반도체 장치의 극미세 패턴 형성을 위한 방법
KR20130011122A (ko) * 2011-07-20 2013-01-30 삼성전자주식회사 패턴 형성 방법 및 이를 이용한 반도체 장치 제조 방법
WO2014103615A1 (ja) * 2012-12-28 2014-07-03 大日本印刷株式会社 ナノインプリントモールドの製造方法
CN104952782B (zh) * 2014-03-25 2018-12-21 中芯国际集成电路制造(上海)有限公司 半导体器件的形成方法
CN108231770B (zh) * 2016-12-22 2021-05-04 联华电子股份有限公司 形成图案的方法
CN107513697B (zh) * 2017-08-31 2019-06-04 长江存储科技有限责任公司 一种减反射膜及其制备方法、一种光刻掩模板
US10475648B1 (en) 2018-05-01 2019-11-12 United Microelectronics Corp. Method for patterning a semiconductor structure
CN111403276A (zh) * 2020-03-24 2020-07-10 长江存储科技有限责任公司 半导体结构的制备方法

Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR20050058916A (ko) * 2003-12-13 2005-06-17 삼성전자주식회사 패턴 형성 방법
KR100752674B1 (ko) * 2006-10-17 2007-08-29 삼성전자주식회사 미세 피치의 하드마스크 패턴 형성 방법 및 이를 이용한반도체 소자의 미세 패턴 형성 방법
KR100829606B1 (ko) 2006-09-07 2008-05-14 삼성전자주식회사 미세 패턴의 형성 방법
KR20090004172A (ko) * 2007-07-06 2009-01-12 삼성전자주식회사 미세 피치의 하드마스크 패턴 형성 방법 및 이를 이용한반도체 소자의 미세 패턴 형성 방법

Family Cites Families (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR100480610B1 (ko) * 2002-08-09 2005-03-31 삼성전자주식회사 실리콘 산화막을 이용한 미세 패턴 형성방법
KR100640640B1 (ko) * 2005-04-19 2006-10-31 삼성전자주식회사 미세 피치의 하드마스크를 이용한 반도체 소자의 미세 패턴형성 방법
US7892982B2 (en) * 2006-03-06 2011-02-22 Samsung Electronics Co., Ltd. Method for forming fine patterns of a semiconductor device using a double patterning process
KR100790999B1 (ko) * 2006-10-17 2008-01-03 삼성전자주식회사 더블 패터닝 공정을 이용하는 반도체 소자의 미세 패턴형성 방법

Patent Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR20050058916A (ko) * 2003-12-13 2005-06-17 삼성전자주식회사 패턴 형성 방법
KR100829606B1 (ko) 2006-09-07 2008-05-14 삼성전자주식회사 미세 패턴의 형성 방법
KR100752674B1 (ko) * 2006-10-17 2007-08-29 삼성전자주식회사 미세 피치의 하드마스크 패턴 형성 방법 및 이를 이용한반도체 소자의 미세 패턴 형성 방법
KR20090004172A (ko) * 2007-07-06 2009-01-12 삼성전자주식회사 미세 피치의 하드마스크 패턴 형성 방법 및 이를 이용한반도체 소자의 미세 패턴 형성 방법

Also Published As

Publication number Publication date
CN101471230B (zh) 2011-02-02
KR20090072201A (ko) 2009-07-02
JP2009164546A (ja) 2009-07-23
CN101471230A (zh) 2009-07-01
US20090170325A1 (en) 2009-07-02

Similar Documents

Publication Publication Date Title
KR100946080B1 (ko) 반도체 소자의 패턴 형성 방법
JP5545524B2 (ja) 効率的なピッチマルチプリケーションプロセス
US7615496B2 (en) Method of forming pad patterns using self-align double patterning method, pad pattern layout formed using the same, and method of forming contact holes using self-align double patterning method
US8110340B2 (en) Method of forming a pattern of a semiconductor device
US10636698B2 (en) Skip via structures
US10763169B2 (en) Contact structure and associated method for flash memory
KR100965011B1 (ko) 반도체 소자의 미세 패턴 형성방법
US7655554B2 (en) Method for eliminating loading effect using a via plug
KR100919349B1 (ko) 반도체 소자의 금속 배선 형성 방법
US9543502B2 (en) Small pitch and high density contact array
KR100924611B1 (ko) 반도체 소자의 미세 패턴 형성방법
US7666800B2 (en) Feature patterning methods
KR20080074529A (ko) 반도체 소자의 콘택 형성 방법
CN110289221B (zh) 一种半导体器件及其制造方法
US6653238B2 (en) Method for forming semiconductor device having high-density contacts
KR101070289B1 (ko) 반도체 장치 제조방법
CN107045974B (zh) 制造半导体器件的方法
CN112786535A (zh) 半导体结构的形成方法
KR100715600B1 (ko) 반도체소자의 미세패턴 형성방법
US11515159B2 (en) Forming contact holes using litho-etch-litho-etch approach
TWI805666B (zh) 形成半導體裝置之方法
KR100866121B1 (ko) 반도체 소자의 금속배선 형성방법
KR100709447B1 (ko) 반도체소자의 형성방법
KR20090105601A (ko) 반도체 소자 및 반도체 소자의 금속 배선 형성 방법
KR100674898B1 (ko) 반도체 메모리 소자의 제조방법

Legal Events

Date Code Title Description
A201 Request for examination
E902 Notification of reason for refusal
E90F Notification of reason for final refusal
E701 Decision to grant or registration of patent right
GRNT Written decision to grant
LAPS Lapse due to unpaid annual fee