KR101070289B1 - 반도체 장치 제조방법 - Google Patents
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Abstract
본 발명은 웨이퍼 외곽 EBR(Edge Bid Removal) 영역에서 아킹(Arcing) 불량이 발생하는 것을 방지할 수 있는 반도체 장치 제조방법을 제공하기 위한 것으로, 이를 위한 본 발명의 반도체 장치 제조방법은, 다이 영역과 EBR 영역을 갖는 웨이퍼 상에 복수의 플러그를 형성하는 단계; 상기 플러그와 접하는 금속배선을 형성하는 단계; 상기 EBR 영역의 상기 금속배선만을 제거하는 단계; 상기 웨이퍼 전면에 상기 금속배선을 덮는 층간절연막을 형성하는 단계; 및 상기 층간절연막을 선택적으로 식각하여 상기 금속배선을 노출시키는 복수의 콘택홀을 형성하는 단계를 포함하고 있으며, 상술한 본 발명에 따르면, EBR 영역에서의 플러그 형성 불량이 발생하더라도 콘택홀을 형성하기 이전에 EBR 영역의 금속배선을 미리 제거하여 플라즈마 식각장비를 이용한 건식식각시 EBR 영역에서 전위차가 발생하지 않도록 함으로써, 아킹 불량이 발생하는 것을 원천적으로 방지할 수 있는 효과가 있다.
아킹, EBR, 금속배선, 층간절연막, 플러그
Description
본 발명은 반도체 장치의 제조 기술에 관한 것으로, 특히 웨이퍼 외곽 EBR(Edge Bid Removal) 영역에서 아킹(Arcing) 불량이 발생하는 것을 방지할 수 있는 반도체 장치 제조방법에 관한 것이다.
반도체 장치의 집적도가 증가함에 따라 기존의 패터닝(patterning) 기술을 이용한 배선 형성방법으로는 요구되는 배선 선폭을 만족시킬 수 없게 되었다. 이에 따라, 최근에는 다마신(damascene) 공정을 이용하여 금속배선을 형성하고 있다. 다마신 공정은 배선 간의 전기적인 절연 및 배선 형성을 위해 화학적기계적연마(Chemical Mechanical Polishing, CMP) 공정을 채택하여 평탄화 공정을 실시하고 있다.
도 1a 내지 도 1d는 종래기술에 따른 금속배선 형성방법을 도시한 공정단면도이고, 도 2는 종래기술에 따른 문제점을 나타낸 이미지이다.
도 1a에 도시된 바와 같이, 반도체 장치가 형성되는 다이영역(Die region)과 웨이퍼 외곽의 EBR 영역(Edge Bid Removal region)을 갖는 웨이퍼(11) 상에 제1층간절연막(12)을 형성한 후, 제1층간절연막(12)을 선택적으로 식각하여 복수의 제1콘택홀(13)을 형성한다.
다음으로, 제1콘택홀(13)을 매립하도록 웨이퍼(11) 전면에 플러그용 도전막을 증착한 후에 제1층간절연막(12)의 상부면이 노출되도록 평탄화공정 예컨대, 화학적기계적연마(CMP)를 실시하여 플러그(14)를 형성한다.
도 1b에 도시된 바와 같이, 웨이퍼(11) 전면에 제2층간절연막(15)을 형성한 후, 제2층간절연막(15)을 선택적으로 식각하여 금속배선을 위한 트렌치(16)를 형성한다.
다음으로, 트렌치(16)를 매립하도록 웨이퍼(11) 전면에 금속막을 증착한 후에 제2층간절연막(15)의 상부면이 노출되도록 평탄화공정 예컨대, 화학적기계적연마를 실시하여 금속배선(17)을 형성한다.
도 1c에 도시된 바와 같이, 웨이퍼(11) 전면에 제3층간절연막(18)을 형성하고, 제3층간절연막(18) 상에 금속배선(17)을 노출시키는 콘택홀을 형성하기 위한 감광막패턴(19)을 형성한다.
도 1d에 도시된 바와 같이, 감광막패턴(19)을 식각장벽으로 제3층간절연막(18)을 식각하여 금속배선(17)을 노출시키는 제2콘택홀(20)을 형성한다.
종래기술과 같이 웨이퍼(11) 상에 구조물들을 형성함에 있어서, 웨이퍼(11) 외곽의 EBR(Edge Bid Removal) 영역에도 웨이퍼(11)의 다이영역에 형성되는 구조물과 동일한 더미(dummy) 구조물을 형성하는데, 이는 웨이퍼(11) 상의 구조물들간 단 차 발생을 방지하고, 평탄화공정시 연마균일도를 확보하기 위함이다.
하지만, 종래기술에서 EBR 영역은 정상적으로 공정이 진행되는 영역이 아니기 때문에 이물질이나 기타 원인에 의하여 제1콘택홀(13) 및 플러그(14) 형성공정시 플러그(14)가 정상적으로 형성되지 않는 불량이 많이 발생한다(도 1a의 도면부호 'A' 참조).
이러한, EBR 영역에서의 플러그(14) 형성 불량은 금속배선(17)과 연결된 플러그(14)가 형성되지 않음에 따라 웨이퍼(11)로의 전류흐름이 차단되어 플라즈마 식각장치를 이용한 건식식각시 유도되는 전위차에 의하여 아킹(Arking) 불량이 발생하는 문제점이 있다(도 1d 참조).
아킹은 층간절연막의 플라즈마 식각시 사용되는 높은 전력에 의하여 층간절연막이 파괴되는 현상을 일컫는 것으로, 심할 경우 층간절연막 하부의 전도층이 녹거나 필링이 일어나게 된다(도 1d의 도면부호 'B' 및 도 2 참조). 또한, 아킹 현상으로 인해 파괴된 층간절연막 및 층간절연막 하부의 전도층이 파티클(particle)로 작용하여 반도체 장치의 신뢰성을 저하시키는 문제점을 유발한다.
본 발명은 상기한 종래기술의 문제점을 해결하기 위하여 제안된 것으로, 웨이퍼 외곽 EBR(Edge Bid Removal) 영역에서 아킹(Arcing) 불량이 발생하는 것을 방지할 수 있는 반도체 장치 제조방법을 제공하는데 그 목적이 있다.
상기 목적을 달성하기 위한 일 측면에 따른 본 발명의 반도체 장치 제조방법은, 다이 영역과 EBR 영역을 갖는 웨이퍼 상에 복수의 플러그를 형성하는 단계; 상기 플러그와 접하는 금속배선을 형성하는 단계; 상기 EBR 영역의 상기 금속배선만을 제거하는 단계; 상기 웨이퍼 전면에 상기 금속배선을 덮는 층간절연막을 형성하는 단계; 및 상기 층간절연막을 선택적으로 식각하여 상기 금속배선을 노출시키는 복수의 콘택홀을 형성하는 단계를 포함한다.
상기 EBR 영역의 상기 금속배선만을 제거하는 단계는, 습식식각법을 사용하여 실시하고, 상기 콘택홀을 형성하는 단계는, 플라즈마 식각장비를 이용한 건식식각법으로 실시한다.
상술한 과제 해결 수단을 바탕으로 하는 본 발명은, EBR 영역에서의 플러그 형성 불량이 발생하더라도 콘택홀을 형성하기 이전에 EBR 영역의 금속배선을 미리 제거하여 플라즈마 식각장비를 이용한 건식식각시 EBR 영역에서 전위차가 발생하지 않도록 함으로써, 아킹 불량이 발생하는 것을 원천적으로 방지할 수 있는 효과가 있다.
이로써, 본 발명은 아킹 불량에 기인한 반도체 장치의 신뢰성 저하를 방지함과 동시에 반도체 장치의 제조 수율을 향상시킬 수 있는 효과가 있다.
이하 본 발명이 속하는 기술분야에서 통상의 지식을 가진자가 본 발명의 기술적 사상을 용이하게 실시할 수 있을 정도로 상세히 설명하기 위하여, 본 발명의 가장 바람직한 실시예를 첨부도면을 참조하여 설명하기로 한다.
후술할 본 발명은 웨이퍼 외곽 EBR(Edge Bid Removal) 영역에서 아킹(Arcing) 불량이 발생하는 것을 방지할 수 있는 반도체 장치 제조방법을 제공한다. 이를 위하여, 층간절연막 형성공정을 진행하기 이전에 EBR 영역의 층간절연막 하부에 형성된 전도층을 제거하여 플라즈마 식각장치를 이용한 층간절연막 건식식각시 유도되는 전위차 발생을 원천적으로 차단하여 아킹 불량이 발생하는 것을 방지하도록 하는 것을 기술요지로 한다.
도 3a 내지 도 3e는 본 발명의 일실시예에 따른 반도체 장치 제조방법을 도시한 공정단면도이다.
도 3a에 도시된 바와 같이, 반도체 장치가 형성되는 다이 영역(Die region)과 웨이퍼(31) 외곽 EBR(Edge Bid Removal) 영역을 갖는 웨이퍼(31) 상에 제1층간 절연막(32)을 형성한 후, 제1층간절연막(32)을 선택적으로 식각하여 복수의 제1콘택홀(33)을 형성한다.
다음으로, 제1콘택홀(33)을 매립하도록 웨이퍼(31) 전면에 플러그용 도전막을 증착한 후에 제1층간절연막(32)의 상부면이 노출되도록 평탄화공정 예컨대, 화학적기계적연마(CMP)를 실시하여 플러그(34)를 형성한다.
여기서, 웨이퍼(31) 외곽 EBR 영역은 정상적으로 공정이 진행되는 영역이 아니기 때문에 이물질이나 기타 원인에 의하여 제1콘택홀(33) 및 플러그(34) 형성공정시 플러그(34)가 정상적으로 형성되지 않는 불량이 많이 발생한다(도면부호 'A' 참조).
도 3b에 도시된 바와 같이, 웨이퍼(31) 전면에 제2층간절연막(35)을 형성한 후, 제2층간절연막(35)을 선택적으로 식각하여 금속배선을 위한 트렌치(36)를 형성한다. 여기서, 트렌치(36)은 금속배선이 형성될 공간을 제공하기 위한 것으로, 트렌치(36) 형성공정을 통상적으로 다마신 공정이라고도 한다.
다음으로, 트렌치(36)를 매립하도록 웨이퍼(31) 전면에 금속막을 증착한 후에 제2층간절연막(35)의 상부면이 노출되도록 평탄화공정 예컨대, 화학적기계적연마를 실시하여 플러그(34)와 접하는 금속배선(37)을 형성한다. 이때, 금속배선(37)은 다양한 금속물질 예컨대, 구리(Cu), 알루미늄(Al) 등으로 형성할 수 있다.
도 3c에 도시된 바와 같이, 웨이퍼(31) 외곽 EBR 영역에 형성된 금속배선(37)을 제거한다. 이때, 금속배선(37)을 제거하는 과정에서 아킹 불량으로 인해 제1 및 제2층간절연막(32, 35)이 손상되는 것을 방지하기 위해 금속배선(37)은 습 식식각법을 사용하여 제거하는 것이 바람직하다.
금속배선(37)을 제거하기 위한 습식식각은 EBR 영역에만 식각용액이 분사되도록 고안된 웨이퍼(31)를 회전시키는 스핀타입(spin type)의 습식식각 장치를 이용하여 실시할 수 있다. 이때, 식각용액을 금속배선(37)을 구성하는 물질에 따라 조절할 수 있다.
일례로, 금속배선(37)을 구리로 형성한 경우에 식각용액으로 질산용액을 사용할 수 있다. 질산용액은 탈이온수(DI, H2O)와 질산(NHO3)이 소정 비율로 혼합된 혼합용액이며, 탈이온수 : 질산의 혼합비율(H2O : HNO3)은 1:1 내지 1:10의 범위를 가질 수 있다.
또한, 금속배선(37)을 구리로 형성한 경우에 식각용액으로 염산(HCl), 질산(HNO3) 및 탈이온수(H2O)가 혼합된 혼합용액(HCl/HNO3/H2O)을 사용할 수도 있다. 이 경우에 혼합용액에서 질산이 차지하는 비율이 전체의 1/3 이상이 되도록 혼합비율을 조절하는 것이 바람직하다.
또 다른 일례로, 금속배선(37)을 알루미늄으로 형성한 경우에 식각용액으로는 수산화나트륨용액을 사용할 수 있다. 수산화나트륨용액은 탈이온수(H2O)와 수산화나트륨(NaOH)이 소정 비율로 혼합된 혼합용액이며, 탈이온수 : 수산화나트륨의 혼합비율(H2O : NaOH)은 1:1 내지 1:10의 범위를 가질 수 있다.
또한, 금속배선(37)을 알루미늄으로 형성한 경우에 식각용액으로 염산(HCl), 질산(HNO3) 및 탈이온수(H2O)가 혼합된 혼합용액(HCl/HNO3/H2O)을 사용할 수도 있다. 이 경우에 혼합용액에서 질산이 차지하는 비율이 전체의 1/3 이상이 되도록 혼합비율을 조절하는 것이 바람직하다.
도 3d에 도시된 바와 같이, 웨이퍼(31) 전면에 제3층간절연막(38)을 형성하고, 제3층간절연막(38) 상에 금속배선(37)을 노출시키는 콘택홀을 형성하기 위한 감광막패턴(39)을 형성한다.
도 3e에 도시된 바와 같이, 감광막패턴(39)을 식각장벽으로 제3층간절연막(38)을 식각하여 금속배선(37)을 노출시키는 제2콘택홀(20)을 형성한다. 이때, 제2콘택홀(40)을 형성하기 위한 식각공정은 플라즈마 식각장비를 이용한 건식식각법을 사용하여 실시할 수 있다.
본 발명의 일실시예에서는 EBR 영역에서의 플러그(34) 형성 불량이 발생하더라도 제2콘택홀(40)을 형성하기 이전에 EBR 영역의 금속배선(37)을 미리 제거하여 플라즈마 식각장비를 이용한 건식식각시 EBR 영역에서 전위차가 발생하지 않도록 함으로써, 아킹 불량이 발생하는 것을 원천적으로 방지할 수 있다.
이를 통해, 아킹 불량에 기인한 반도체 장치의 신뢰성 저하를 방지함과 동시에 반도체 장치의 제조 수율(yield)을 향상시킬 수 있다.
본 발명의 기술 사상은 상기 바람직한 실시예에 따라 구체적으로 기술되었으나, 상기 실시예는 그 설명을 위한 것이며, 그 제한을 위한 것이 아님을 주의하여 야 한다. 또한, 본 발명의 기술분야의 통상의 전문가라면 본 발명의 기술사상의 범위내의 다양한 실시예가 가능함을 이해할 수 있을 것이다.
도 1a 내지 도 1d는 종래기술에 따른 금속배선 형성방법을 도시한 공정단면도.
도 2는 종래기술에 따른 문제점을 나타낸 이미지.
도 3a 내지 도 3e는 본 발명의 일실시예에 따른 반도체 장치 제조방법을 도시한 공정단면도.
*도면 주요 부분에 대한 부호 설명*
31 : 웨이퍼 32 : 층간절연막
33 : 제1콘택홀 34 : 플러그
35 : 제2층간절연막 36 : 트렌치
37 : 금속배선 38 : 제3층간절연막
39 : 감광막패턴 40 : 제2콘택홀
Claims (12)
- 다이 영역과 EBR 영역을 갖는 웨이퍼 상에 복수의 플러그를 형성하는 단계;상기 플러그와 접하는 금속배선을 형성하는 단계;상기 EBR 영역의 상기 금속배선만을 제거하는 단계;상기 웨이퍼 전면에 상기 금속배선을 덮는 층간절연막을 형성하는 단계; 및상기 층간절연막을 선택적으로 식각하여 상기 금속배선을 노출시키는 복수의 콘택홀을 형성하는 단계;를 포함하는 반도체 장치 제조방법.
- 제1항에 있어서,상기 EBR 영역의 상기 금속배선만을 제거하는 단계는,습식식각법을 사용하여 실시하는 반도체 장치 제조방법.
- 제2항에 있어서,상기 EBR 영역의 상기 금속배선만을 제거하는 단계는,상기 웨이퍼의 EBR 영역에만 식각용액이 분사되도록 고안되고, 상기 웨이퍼를 회전시키는 스핀 타입의 습식식각장치에서 실시하는 반도체 장치 제조방법.
- 제1항에 있어서,상기 금속배선은 구리를 포함하는 반도체 장치 제조방법.
- 제4항에 있어서,상기 EBR 영역의 상기 금속배선만을 제거하는 단계는,질산(HNO3)과 탈이온수(H2O)가 혼합된 질산용액을 사용하여 실시하는 반도체 장치 제조방법.
- 제5항에 있어서,상기 질산용액은 탈이온수와 질산을 1:1 내지 1:10 범위로 혼합하여 형성하는 반도체 장치 제조방법.
- 제1항에 있어서,상기 금속배선은 알루미늄을 포함하는 반도체 장치 제조방법.
- 제7항에 있어서,상기 EBR 영역의 상기 금속배선만을 제거하는 단계는,수산화나트륨(NaOH)과 탈이온수가 혼합된 수산화나트륨용액을 사용하여 실시하는 반도체 장치 제조방법.
- 제8항에 있어서,상기 수산화나트륨용액은 탈이온수와 수산화나트륨을 1:1 내지 1:10 범위로 혼합하여 형성하는 반도체 장치 제조방법.
- 제4항 또는 제7항에 있어서,상기 EBR 영역의 상기 금속배선만을 제거하는 단계는,염산(HCl), 질산(HNO3) 및 탈이온수(H2O)가 혼합된 혼합용액을 사용하여 실시하는 반도체 장치 제조방법.
- 제10항에 있어서,상기 혼합용액에서 상기 질산이 차지하는 비율이 전체의 1/3 이상인 반도체 장치 제조방법.
- 제1항에 있어서,상기 콘택홀을 형성하는 단계는,플라즈마 식각장비를 이용한 건식식각법으로 실시하는 반도체 장치 제조방법.
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