KR20010045019A - 반도체 소자의 콘택 형성 방법 - Google Patents

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Abstract

본 발명은 반도체 소자의 콘택 형성 방법에 관한 것으로, 종래의 기술에 있어서 게이트 측벽의 폴리 실리콘을 제거하기 위해 과도하게 에칭함으로써, 플러그의 프로파일에 보잉(bowing)이 발생하여 활성 영역이 손상됨과 아울러 상기 플러그의 전기 저항이 커짐에 따라 측벽의 폴리 실리콘 잔류 제거와 플러그의 수직 프로파일 확보를 동시에 만족시킬수 없는 문제점이 있었고, 또한, 게이트 갭의 손실이 심해져 이후의 식각 공정에서 게이트 물질인 금속이 노출되어 장비를 오염시키는 문제점이 있었다. 따라서, 본 발명은 상기와 같은 종래의 문제점을 해결하기 위하여 창안한 것으로, 게이트와 측벽이 형성된 기판의 상부전면에 높은 노핑 농도의 플러그용 폴리 실리콘과 낮은 노핑 농도의 플러그용 폴리 실리콘을 순차적으로 증착함으로써, 프리 폴리 플러그의 식각 공정시 상기 폴리 실리콘의 잔류물을 제거함과 동시에 플러그의 수직 프로파일을 확보하며, 게이트 갭의 손실을 방지하는 효과가 있다.

Description

반도체 소자의 콘택 형성 방법{CONTACT FABRICATING METHOD FOR SEMICONDUCTOR DEVICE}
본 발명은 반도체 소자의 콘택 형성 방법에 관한 것으로, 특히 노광 공정의 한계에 도달한 차세대 고집적 소자에 있어서 프리 폴리 플러그(Pre-Poly Plug)의 식각 공정시 폴리 실리콘의 잔류물(Residue)을 완전히 제거함과 동시에 우수한 플러그의 수직 프로파일(Vertical Profile)을 확보하도록 한 반도체 소자의 콘택 형성 방법에 관한 것이다.
차세대 고집적 소자 형성시 어려움의 하나는 0.2㎛이하의 홀을 패터닝(Pattern)하는 것으로, 현재 상용되고 있는 포토 장비로는 요구되는 해상도(resolution)와 설계상의 중첩 마진(overlay margin)을 만족하기가 어렵다.
이를 극복하기 위하여 사용되는 방법이 자동 정렬 콘택(Self-Aliged Contact : 이하, "에스에이씨"라 함)이나, 이 역시 0.15㎛이하로 홀 크기를 줄이면, 해상도가 떨어져 현재의 포토 장비로는 홀을 정의(Define)하기가 매우 어렵게 된다.
이에 따라 개발된 기술이 셀 콘택(Cell Contact)을 위하여 도체의 역할을 하는 폴리실리콘을 증착한 후, 이를 이용하여 불필요한 영역을 식각하여 플러그를 형성하는 프리 폴리 플러그 공정이다.
이하, 종래 기술에 따른 일실시예 동작과정을 첨부한 도 1a 내지 도 1e를 참조하여 설명한다.
우선, 도 1a와 같이 반도체 기판(1)의 상부에 게이트 산화막, 다결정 실리콘 및 상부 질화막(2)을 증착하게 되고, 이를 패터닝하여 상기 반도체 기판(1)의 상부에 다수의 게이트를 형성한 후, 그 게이트 측면에 질화막 측벽(3)을 형성하게 된다.
그리고, 도 1b와 같이 상기 측벽(3)과 상부 질화막(2)으로 보호되는 게이트의 상부에 폴리 실리콘(4)를 두껍게 증착하여 하부의 구조가 노출되지 않도록 하게 되고, 도 1c와 같이 상기 증착된 폴리 실리콘(4)을 화학적 기계적 연마를 통해 평탄화하여 상기 게이트 상부에 증착된 상부 질화막(2)이 노출되도록 하게 된다.
그리고, 도 1d와 같이 포토 레지스터(Photo Resistor : 이하, "피알"이라 함)(5)를 증착한 후, 셀 콘택에 해당하는 영역을 제거하게 되고, 도 1e에 도시된 바와 같이 상기 피알(5)을 이용하여 상기 폴리 실리콘(4)을 선택적으로 식각하여 비트라인과 커패시터를 형성할 위치인 셀 콘택 영역을 형성하게 된다.
이때, 상기 프리 폴리 플러그 공정은 각 플러그의 전기적 절연을 위하여 게이트 측벽의 폴리 실리콘(4)을 완벽히 제거함과 동시에 정렬 마진(Align Margin)을 확보하기 위하여 플러그의 프로파일을 수직으로 유지함에 따라 식각 공정에서 등방성과 이방석 식각의 특성이 모두 요구된다.
따라서, 상기와 같이 종래의 기술에 있어서 게이트 측벽의 폴리 실리콘을 제거하기 위해 과도하게 에칭함으로써, 플러그의 프로파일에 보잉(bowing)이 발생하여 활성 영역이 손상됨과 아울러 상기 플러그의 전기 저항이 커짐에 따라 측벽의 폴리 실리콘 잔류 제거와 플러그의 수직 프로파일 확보를 동시에 만족시킬수 없는 문제점이 있었고, 또한, 게이트 갭의 손실이 심해져 이후의 식각 공정에서 게이트 물질인 금속이 노출되어 장비를 오염시키는 문제점이 있었다.
따라서, 본 발명은 상기와 같은 종래의 문제점을 해결하기 위하여 창안한 것으로, 높은 도핑 농도와 낮은 도핑 농도를 갖는 플러그용 폴리 실리콘을 순차적으로 증착하여 프리 폴리 플러그의 식각 공정시 폴리 실리콘의 잔류물을 제거함과 동시에 플러그의 수직 프로파일을 확보하도록 한 반도체 소자의 콘택 형성 방법을 제공함에 그 목적이 있다.
도 1a 내지 도 1e는 종래 반도체 소자의 콘택 형성 공정의 수순 단면도.
도 2a 내지 도 2f는 본 발명 반도체 소자의 콘택 형성 공정의 수순 단면도.
도 3 및 도 4는 도핑 농도가 각각 4.75 × 1020및 0.6 × 1020인 폴리 실리콘의 식각 프로파일을 보인 전자 현미경 사진.
***도면의 주요 부분에 대한 부호의 설명***
10 : 반도체 기판 11 : 질화막
12 : 측벽 13, 14 : 폴리 실리콘
15 : 피알
상기와 같은 목적을 달성하기 위한 본 발명은 반도체 기판 상부에 게이트 산화막, 다결정 실리콘 및 상부 질화막을 증착 및 패터닝하여 다수의 게이트를 형성하고, 그 게이트 측면에 질화막 측벽을 형성하는 공정과; 상기 다수의 게이트와 측벽이 형성된 기판의 상부전면에 제1 폴리 실리콘을 증착하는 공정과; 상기 제1 폴리 실리콘의 상부전면에 제2 폴리 실리콘을 증착하는 공정과; 화학적 기계적 연마를 통해 상기 증착된 제1,제2 폴리 실리콘을 게이트 상부에 증착된 상부 질화막이 노출되도록 평탄화하는 공정과; 피알을 이용하여 상기 제1,제2 폴리 실리콘을 선택적으로 식각하는 공정으로 이루어진 것을 특징으로 한다.
이하, 본 발명에 따른 일실시예에 대한 동작과 작용효과를 첨부한 도 2a 내지 도 6을 참조하여 상세히 설명하면 다음과 같다.
우선, 반도체 기판(10)의 상부에 게이트 산화막, 다결정 실리콘 및 상부 질화막(11)을 증착하고, 이를 패터닝하여 상기 반도체 기판(10)의 상부에 다수의 게이트를 형성한 후, 그 게이트 측면에 질화막 측벽(12)을 형성한다.
여기서, 상기 게이트와 측벽(12)이 형성된 기판(10)의 상부전면에 폴리 실리콘을 증착시 노광공정에서 게이트의 프로파일에 보잉이 생기기 때문에 게이트 측벽에 증착된 폴리 실리콘의 완벽한 제거에 어려움이 있으며, 이에 상기 잔류물의 제거를 위해 등방성 특성이 있는 오버 에칭의 시간을 늘리면 플러그의 수직 프로파일 확보가 매우 어렵다.
그러나, 상기 폴리 실리콘의 경우 도핑 농도에 따라 식각 특성이 바뀌므로, 도 3에 도시한 바와 같이 도핑 농도가 큰 약 4.75 × 1020인 폴리 실리콘의 경우 등방향 식각 속도가 빠르기 때문에 잔류 제거가 용이하나 수직 프로파일이 나쁘고, 도 4에 도시한 바와 같이 도핑 농도가 작은 0.6 × 1020인 폴리 실리콘의 경우 등방향 식각 속도가 느려 수직 프로파일이 좋으나 잔류 제거가 용이하지 않다.
따라서, 상기 성질을 이용하여 도 2c와 같이 상기 게이트와 측벽(12)이 형성된 기판(10)의 상부전면에 약 2.0 × 1020∼ 5.0 × 1020로 큰 도핑 농도를 갖는 폴리 실리콘(13)을 증착한 후, 도 2d와 같이 상기 폴리 실리콘(13)의 상부 전면에 0.5 × 1020∼ 1.0 × 1020로 작은 도핑 농도를 갖는 폴리 실리콘(14)를 증착한다.
이에 상기 높은 도핑 농도의 폴리 실리콘(13)과 낮은 도핑 농도의 폴리 실리콘(14)에 의해 식각 공정시 게이트 측벽(12)의 등방성 및 이방성 식각 속도가 빨라져 잔류 제거가 용이하고, 우수한 수직 프로파일을 유지한다.
그리고, 도 2d와 같이 상기 증착된 폴리 실리콘(13)(14)을 화학적 기계적 연마를 통해 상기 게이트 상부에 증착된 상부 질화막(11)이 노출되도록 평탄화하고, 도 2e와 같이 피알(15)을 증착한 후, 셀 콘택에 해당하는 영역에 해당하는 상기 피알(15)을 제거하고, 도 2f에 도시한 바와 같이 상기 피알(15)을 이용하여 상기 폴리 실리콘(13)(14)을 선택적으로 식각하여 비트라인과 커패시터를 형성할 위치인 셀 콘택 영역을 형성한다.
상기에서 상세히 설명한 바와 같이, 본 발명은 게이트와 측벽이 형성된 기판의 상부전면에 높은 노핑 농도의 플러그용 폴리 실리콘과 낮은 노핑 농도의 플러그용 폴리 실리콘을 순차적으로 증착함으로써, 프리 폴리 플러그의 식각 공정시 상기 폴리 실리콘의 잔류물을 제거함과 동시에 플러그의 수직 프로파일을 확보하며, 게이트 갭의 손실을 방지하는 효과가 있다.

Claims (3)

  1. 반도체 기판 상부에 게이트 산화막, 다결정 실리콘 및 상부 질화막을 증착 및 패터닝하여 다수의 게이트를 형성하고, 그 게이트 측면에 질화막 측벽을 형성하는 공정과; 상기 다수의 게이트와 측벽이 형성된 기판의 상부전면에 제1 폴리 실리콘을 증착하는 공정과; 상기 제1 폴리 실리콘의 상부전면에 제2 폴리 실리콘을 증착하는 공정과; 화학적 기계적 연마를 통해 상기 증착된 제1,제2 폴리 실리콘을 게이트 상부에 증착된 상부 질화막이 노출되도록 평탄화하는 공정과; 피알을 이용하여 상기 제1,제2 폴리 실리콘을 선택적으로 식각하는 공정으로 이루어진 것을 특징으로 하는 반도체 소자의 콘택 형성 방법.
  2. 제1항에 있어서, 상기 제1 폴리 실리콘은 2.0 × 1020∼ 5.0 × 1020인 도핑 농도로 증착하도록 한 것을 특징으로 하는 반도체 소자의 콘택 형성 방법.
  3. 제1항에 있어서, 상기 제2 폴리 실리콘은 0.5 × 1020∼ 1.0 × 1020인 도핑 농도로 증착하도록 한 것을 특징으로 하는 반도체 소자의 콘택 형성 방법.
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