KR100587058B1 - 금속다마신공정시의 금속쇼트 방지방법 - Google Patents

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Abstract

본 발명은 메탈 다마신 공정시의 메탈쇼트 방지방법에 관한 것으로, 반도체 기판상에 층간절연막을 형성한후 상기 층간절연막을 평탄화 시키는 단계; 상기 평탄화된 층간절연막상에 점도가 있는 절연막을 형성하여 스크래치 및 나노 토포 그라피를 메우는 단계; 상기 층간절연막상에 반도체기판과의 접촉을 위한 콘택홀을 형성하는 단계; 상기 콘택홀내에 도전막을 매립시켜 콘택 플러그를 형성하는 단계; 상기 도전막을 식각하여 콘택플러그를 개별적으로 노출 시키는 단계; 상기 노출된 층간절연막과 콘택플러그위에 식각방지막 및 층간절연막 을 도포하는 단계; 상기 층간절연막에 금속배선 형성을 위한 트렌치를 형성하는 단계; 및 상기 트렌치내에 금속막을 매립시키는 단계;를 포함하여 구성되며, 반도체 제조공정시에 발생하는 메탈간의 쇼트를 방지할 수 있는 것이다.

Description

금속다마신공정시의 금속쇼트 방지방법{Method for preventing metal short occurred in metal damascene process}
도 1a는 종래기술에 따른 반도체소자의 금속배선의 평면도이고, 도 1b는 도 1a의 Ⅰb-Ⅰb에 따른 단면도,
도 2a 내지 도 2d는 본 발명의 일실시예에 따른 반도체소자의 금속배선 형성방법을 설명하기 위한 위한 공정단면도,
도 3a 내지 도 3d는 본 발명의 다른 실시예에 따른 반도체소자의 금속배선 형성방법을 설명하기 위한 위한 공정단면도,
도 4a 내지 도 4d는 본 발명의 또다른 실시예에 따른 반도체소자의 금속배선 형성방법을 설명하기 위한 위한 공정단면도.
[도면부호의설명]
21 : 반도체기판 23 : 다마신 게이트
25 : 게이트스페이서 27 : 제1층간절연막
29 : 점도가 있는 절연막 31 : 콘택플러그
33 : 식각정지막 33 : 제2층간절연막
35 : 금속배선
본 발명은 반도체소자의 금속배선 형성방법에 관한 것으로서, 보다 상세하게는 금속 다마신 공정을 적용하는 모든 반도체 제조공정에서 발생하는 메탈간의 쇼트를 제거하는 방법에 관한 것이다.
최근 반도체제품의 집적도가 높아짐에 따라 최소 선폭이 감소하여 일반적인 배선제조공정으로는 그 한계에 다다르게 되었다. 그리하여 새로운 배선기술이 선보이게 되었으며, 현재 메탈 다마신기술이 그 대안으로 가장 널리 이용되고 있다.
그러나, 원치 않는 인접 메탈간의 쇼트를 유발하는 일이 종종 발생하여 수율을 떨어 뜨리고 있다. 이러한 쇼트는 현재 가장 널리 사용되는 다마신 제조공정에서 어쩔 수 없이 발생하는 스크래치(scratch), 나노 토포그라피(nanotopography)등에 의해 발생하는 것으로 알려져 있다.
일반적으로, 다마신(damascene) 공정의 주요 기술은 원하는 패턴을 트렌치 형태로 형성한후 그 곳에 메탈을 채워 넣고 CMP 공정을 통하여 분리시키는 공정을 핵심으로 하고 있다.
이러한 다마신 공정을 통해 형성되는 반도체소자의 금속배선 형성시의 쇼트가 발생하는 문제점에 대해 도 1a 및 도 1b를 참조하여 설명하면 다음과 같다.
도 1a는 종래기술에 따른 반도체소자의 금속배선의 평면도이고, 도 1b는 도 1a의 Ⅰb-Ⅰb에 따른 단면도이다.
종래기술에 따른 반도체소자의 금속배선 형성방법은, 먼저 도 1b에 도시된 바와같이, 반도체기판(1)상에 다마신공정을 통해 게이트(13)을 형성한후 측면에 게이트스페이서(5)를 형성하고, 전체 구조의 상면에 제1층간절연막(7)을 형성한다.
그다음, 상기 제1층간절연막(7)을 평탄화하게 되는데, 이 평탄화 공정에서 형성되는 스크래치는 표면의 불순물이 CMP 공정과정에서 CMP 패드와 웨이퍼사이에 연마제와 함께 연마되어 표면을 손상시켜 발생하며, 그 크기는 수십에서 수백 Å 이상의 골을 형성하게 된다.
이어서, 스크래치가 발생된 상태에서 콘택플러그(9) 및 금속배선(13)을 형성하는 공정을 수행하게 된다.
위에서와 같이, 콘택플러그를 형성하기 위한 메탈을 채워 넣기 이전에 분리막의 표면이 거칠거나 나노 토포그라피를 갖는다면 나중에 메탈을 채워 넣은 뒤 CMP 공정을 통해 패턴을 분리시킨 후에도 표면에 거칠게 형성되어 있는 골부분에는 메탈이 남아 있게 되어 서로 다른 패턴간의 쇼트를 유발하게 된다. 즉, 도 1b의 "A"에서와 같이, 층간절연막인 ILD 평탄화이후 표면이 거칠게 형성되어 다마신 공정이 완료된 이후에 쇼트가 발생하게 된다.
이에 본 발명은 상기 종래기술의 제반 문제점을 해결하기 위하여 안출한 것으로서, 메탈 다마신공정을 이용한 반도체소자의 금속배선 형성시에 발생하는 메탈 쇼트를 방지할 수 있는 메탈 다마신 공정시의 메탈 쇼트 방지방법을 제공함에 그 목적이 있다.
상기 목적을 달성하기 위한 본 발명에 따른 메탈 다마신 공정시의 메탈쇼트 방지방법은, 반도체기판상에 층간절연막을 형성한후 상기 층간절연막을 평탄화 시키는 단계; 상기 평탄화된 층간절연막상에 점도가 있는 절연막을 형성하여 스크래치 및 나노 토포그라피를 메우는 단계; 상기 층간절연막상에 반도체기판과의 접촉을 위한 콘택홀을 형성하는 단계; 상기 콘택홀내에 도전막을 매립시켜 콘택 플러그를 형성하는 단계; 상기 도전막을 식각하여 콘택플러그를 개별적으로 노출 시키는 단계; 상기 노출된 층간절연막과 콘택플러그위에 식각방지막 및 층간절연막 을 도포하는 단계; 상기 층간절연막에 금속배선 형성을 위한 트렌치를 형성하는 단계; 및 상기 트렌치내에 금속막을 매립시키는 단계;를 포함하여 구성되는 것을 특징으한다.
또한, 본 발명에 따른 다마신공정시의 메탈 쇼트방지방법은, 반도체기판상에 층간절연막을 형성한후 상기 층간절연막을 평탄화시키는 단계; 상기 층간절연막상에 반도체기판과의 접촉을 위한 콘택홀을 형성하는 단계; 상기 콘택홀내에 도전막을 매립시켜 콘택플러그를 형성하는 단계; 상기 도전막을 식각하여 콘택플러그를 노출시키는 단계; 상기 노출된 층간절연막과 콘택플러그위에 남아 있는 메탈잔류막을 제거하는 단계; 상기 노출된 층간절연막과 콘택플러그위에 식각방지막 및 층간절연막을 형성하는 단계; 상기 층간절연막상에 금속배선 형성을 위한 트렌치를 형성하는 단계; 및 상기 트렌치내에 금속막을 매립시키는 단계;를 포함하여 구성되는 것을 특징으로한다.
(실시예)
이하, 본 발명에 따른 반도체소자의 메탈 다마신공정시의 메탈쇼트 방지방법의 바람직한 실시예들에 대해 첨부된 도면을 참조하여 상세히 설명한다.
도 2a 내지 도 2d는 본 발명의 일실시예에 따른 반도체소자의 금속배선 형성방법을 설명하기 위한 위한 공정단면도이다.
도 3a 내지 도 3d는 본 발명의 다른 실시예에 따른 반도체소자의 금속배선 형성방법을 설명하기 위한 위한 공정단면도이다.
도 4a 내지 도 4d는 본 발명의 또다른 실시예에 따른 반도체소자의 금속배선 형성방법을 설명하기 위한 위한 공정단면도이다.
본 발명의 일실시예에 따른 반도체소자의 금속배선 형성방법은, 도 2a에 도시된 바와같이, 반도체기판(21)상에 다마신공정을 통해 게이트(23)을 형성한후 측면에 게이트스페이서(25)를 형성하고, 전체 구조의 상면에 제1층간절연막(27)을 형성한다.
그다음, 상기 제1층간절연막(27)을 평탄화하게 되는데, 이 평탄화 공정에서 형성되는 스크래치(B)는 표면의 불순물이 CMP 공정과정에서 CMP 패드와 웨이퍼사이에 연마제와 함께 연마되어 표면을 손상시켜 발생하며, 그 크기는 수십에서 수백 Å 이상의 골을 형성하게 된다.
그래서, 이러한 스크래치(B)를 없애기 위해 도 2b에서와 같이, 상기 제1층간절연막(27)상에 점도가 있는 절연막(29)을 일정 두께만큼 매립하는 공정을 진행한다. 이때, 사용되는 점도가 있는 절연막(29)으로는 BPSG, SOG(HSG, T-12, AG211, ...)등을 이용할 수 있다.
이어서, 도 2c에 도시된 바와같이, 상기 점도가 있는 절연막(29)과 제1층간절연막(27)을 선택적으로 제거하여 상기 반도체기판(21)의 콘택플러그 형성영역을 노출시키는 콘택홀(미도시)을 형성한다.
그다음, 상기 콘택홀(미도시)을 포함한 점도가 있는 절연막(29)상에 도전막을 증착한후 이를 콘택홀내에만 남도록 평탄화시켜 콘택플러그(31)를 형성한다.
이어서, 도 2d에 도시된 바와같이, 상기 콘택플러그(31)를 포함한 점도가 있는 절연막(29)상에 식각정지막(33)과 제2층간절연막(35)을 차례로 증착한후 이들을 선택적으로 패터닝하여 상기 콘택플러그(31)를 노출시키는 금속배선 콘택홀(미도시)을 형성한다.
그다음, 상기 콘택홀(미도시)내에 금속배선용 도전막을 증착한후 이를 평탄화시켜 상기 콘택플러그(31)와 전기적으로 접속하는 금속배선(37)을 형성한다.
한편, 본 발명의 다른 실시예에 대해 도 3a 내지 도 3d를 참조하여 설명하면, 먼저 제1층간절연막(47)을 형성하는 공정까지는 본 발명의 일실시예의 도 2a에서 진행되는 공정과 동일한 공정순으로 진행한다.
그다음, 일실시예에서와 같은 스크래치(나노 토폴로지)가 발생한 이후에 다음 공정을 진행하여 패턴간의 분리공정인 메탈 CMP 공정이 완료된 후에도, 도 3a에서와 같이, 스크래치 부분에 원하지 않는 메탈의 잔존물(C)이 존재하게 되는데 이 부분에 잔존하는 메탈의 성분은 스크래치의 깊이에 따라 다르게 된다.
앞에서 언급한 바와같이, 이들 대다수는 수백 Å 정도의 깊이를 가지고 있게 되고 이때의 잔존 메탈성분은 Ti, TiN 성분이며, 이 물질은 CMP 공정에서 제거율(remove rate)가 낮은 물질이다.
따라서, 본 발명의 다른 실시예에서는, 도 3a에서와 같이, 이미 형성된 스크래치(나노 토포그라피)안에 남아 있는 메탈 성분(C)을 제거하기 위하여 메탈 CMP 공정이 끝난 후에 표면을 건식식각하여 스크래치안의 메탈 잔존물(C)을 제거한다. 이때, 상기 건식식각시의 목표타겟은 수백 Å임을 감안하여 1000Å 정도로 하며, 우수한 균일도를 보장하는 공정조건으로 되어야 한다.
이어서, 도 3b 및 도 3c에 도시된 바와같이, 메탈 잔존물(C)를 제거한후 제1층간절연막(47)과 게이스스페이서(45)를 선택적으로 제거하여 상기 반도체기판(41)의 콘택플러그 형성영역을 노출시키는 콘택홀(미도시)을 형성한다.
그다음, 상기 콘택홀(미도시)을 포함한 제1층간절연막(47)내에 도전막을 증착한후 이를 콘택홀내에만 남도록 평탄화시켜 콘택플러그(49)를 형성한다.
이어서, 상기 콘택플러그(49)를 포함한 제1층간절연막(47)상에 식각정지막(51)과 제2층간절연막(53)을 차례로 증착한다.
그다음, 도 3d에 도시된 바와같이, 이들을 선택적으로 패터닝하여 상기 콘택플러그(49)를 노출시키는 금속배선 콘택홀(미도시)을 형성한후 상기 콘택홀(미도시)내에 금속배선용 도전막을 증착한후 이를 평탄화시켜 상기 콘택플러그(49)와 전기적으로 접속하는 금속배선(55)을 형성한다.
또한편, 본 발명의 또다른 실시예에 대해 도 4a 내지 도 4d를 참조하여 설명하면, 먼저 제1층간절연막(67)을 형성하는 공정까지는 본 발명의 일실시예의 도 2a에서 진행되는 공정과 동일한 공정순으로 진행한다.
그다음, 다른 실시예와 마찬가지로, 일실시예에서와 같은 스크래치(나노 토폴로지)가 발생한 이후에 다음 공정을 진행하여 패턴간의 분리공정인 메탈 CMP 공정이 완료된 후에도, 도 4a에서와 같이, 스크래치 부분에 원하지 않는 메탈의 잔존물(C)이 존재하게 되는데 이 부분에 잔존하는 메탈의 성분은 스크래치의 깊이에 따라 다르게 된다.
따라서, 본 발명의 또다른 실시예에서는, 도 4a에서와 같이, 이미 형성된 스크래치(나노 토포그라피)안에 남아 있는 메탈 성분(C)을 제거하기 위하여 메탈 CMP 공정이 끝난 후에 Ti와 TiN 성분을 잘 제거하는 황산[H3PO4+H2O2+H 2O]계열의 세정물질을 이용하여 세정공정을 진행한다.
이때, 황산 계열의 세정물질은 Ti, TiN을 잘 제거(부식)시키나 텅스텐은 잘 제거시키지 못하게 되므로 스크래치 부분에 남아 있는 메탈 즉, Ti, TiN을 선택하여 제거한다.
이어서, 도 4b 및 도 4c에 도시된 바와같이, 메탈 잔존물(C)를 제거한후 제1층간절연막(67)과 게이트스페이서(65)를 선택적으로 제거하여 상기 반도체기판(41)의 콘택플러그 형성영역을 노출시키는 콘택홀(미도시)을 형성한다.
그다음, 상기 콘택홀(미도시)을 포함한 제1층간절연막(67)내에 도전막을 증착한후 이를 콘택홀내에만 남도록 평탄화시켜 콘택플러그(69)를 형성한다.
이어서, 상기 콘택플러그(69)를 포함한 제1층간절연막(67)상에 식각정지막(71)과 제2층간절연막(73)을 차례로 증착한다.
그다음, 도 4d에 도시된 바와같이, 이들을 선택적으로 패터닝하여 상기 콘택플러그(69)를 노출시키는 금속배선 콘택홀(미도시)을 형성한후 상기 콘택홀(미도시)내에 금속배선용 도전막을 증착한후 이를 평탄화시켜 상기 콘택플러그(69)와 전기적으로 접속하는 금속배선(75)을 형성한다.
상기에서 설명한 바와같이, 본 발명에 따른 다마신공정시의 메탈 쇼트 방지방법에 의하면, 메탈 다마신 공정에서 층간절연막의 스크래치 (또는 나노 토포그라피)에 의해 발생하는 메탈 쇼트를 방지하여 수율향상을 실현한다.
또한, 본 발명을 적용할 경우, 미세한 스크래치나 나노 토포그라피가 있다고 하더라도 배선간의 전기적 쇼트에 대한 위험이 감소하게 되므로 고집적화된 배선공정을 구현할 수 있다.
한편, 본 발명은 상술한 특정의 바람직한 실시예에 한정되지 아니하며, 청구범위에서 청구하는 본 발명의 요지를 벗어남이 없이 당해 발명이 속하는 분야에서 통상의 지식을 가진 자라면 누구든지 다양한 변경 실시가 가능할 것이다.

Claims (5)

  1. 삭제
  2. 삭제
  3. 반도체기판상에 층간절연막을 형성한후 상기 층간절연막을 평탄화시키는 단계;
    상기 층간절연막상에 반도체기판과의 접촉을 위한 콘택홀을 형성하는 단계;
    상기 콘택홀내에 도전막을 매립시켜 콘택플러그를 형성하는 단계;
    상기 도전막을 식각하여 콘택플러그를 노출시키는 단계;
    상기 노출된 층간절연막과 콘택플러그위에 남아 있는 메탈잔류막을 제거하는 단계;
    상기 노출된 층간절연막과 콘택플러그위에 식각방지막 및 층간절연막을 형성하는 단계;
    상기 층간절연막상에 금속배선 형성을 위한 트렌치를 형성하는 단계; 및
    상기 트렌치내에 금속막을 매립시키는 단계;를 포함하여 구성되는 것을 특징으로하는 다마신공정시의 반도체소자의 금속배선 형성방법.
  4. 제3항에 있어서, 메탈잔류막을 제거하기 위한 식각공정은, 건식식각공정에 의해 진행하는 것을 특징으로하는 반도체소자의 금속배선 형성방법.
  5. 제3항에 있어서, 메탈잔류막을 제거하기 위한 식각공정은, 황산[H3PO4 + H2O2+H2O]계열의 세정물질을 이용하여 제거하는 것을 특징으로하는 반도체소자의 금속배선 형성방법.
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