JP4051980B2 - 強誘電体メモリの製造方法 - Google Patents
強誘電体メモリの製造方法 Download PDFInfo
- Publication number
- JP4051980B2 JP4051980B2 JP2002093069A JP2002093069A JP4051980B2 JP 4051980 B2 JP4051980 B2 JP 4051980B2 JP 2002093069 A JP2002093069 A JP 2002093069A JP 2002093069 A JP2002093069 A JP 2002093069A JP 4051980 B2 JP4051980 B2 JP 4051980B2
- Authority
- JP
- Japan
- Prior art keywords
- ferroelectric
- lower electrode
- thin film
- ferroelectric memory
- forming
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired - Fee Related
Links
Images
Landscapes
- Drying Of Semiconductors (AREA)
- Semiconductor Memories (AREA)
Description
【発明の属する技術分野】
本発明は、強誘電体メモリの製造方法に関する。
【0002】
【従来の技術】
21世紀になり、強誘電体薄膜を用いた不揮発性メモリである強誘電体メモリ(FeRAM:Ferroelectric Random Access Memory)の量産化へ向けた開発が急ピッチで進んでいる。この理由としては、強誘電体メモリの持つ可能性、すなわち高速動作、低消費電力そして不揮発性という特徴が非常に魅力的な市場を生み出す可能性を有しているということが挙げられる。特に、携帯電話などの小型情報機器やICカードといった非接触カード分野への展開が見こまれる。そして、将来的には、現在のDRAM(Dynamic Random Access Memory)やフラッシュメモリを置き換える可能性を有している。
【0003】
しかし、量産化に向けた開発が進んでいるとはいっても、現在量産化されているもの及び数年後に量産化される予定のものでも、その集積度は数Mbit級であり、DRAMなどを置き換えるためにはさらなる高集積化が不可欠である。
【0004】
強誘電体メモリを高集積化するためにはいくつかの課題があるが、特にキャパシタのさらなる微細化が必要不可欠である。特に微細化するためには、キャパシタを含めたメモリ全体の三次元化が有効である。例えば、下部電極と、下部電極全体を覆うように成膜された強誘電体薄膜と、強誘電体薄膜全体を覆うように形成された上部電極からなる強誘電体キャパシタが考えられる。しかし、単純にそのような構造の強誘電体キャパシタを作製すると、現在行われている通常の強誘電体薄膜の成膜技法では、ステップカバレジが完全ではないため下部電極を覆う強誘電体薄膜の膜厚に不均一性が生じ、ひいては上部電極と下部電極に挟まれた強誘電体薄膜に均一に電界がかからなくなってしまう。その結果、強誘電体特性(ヒステリシス特性)の劣化を引き起こすこととなる。また、メモリを微細化していくにあたっては、配線抵抗もできるだけ小さくすることが望ましい。配線抵抗が大きいとメモリを微細化するにあたり、金属配線の信号遅延が生じ、ひいてはメモリ特性の劣化が誘起される。
【0005】
【発明が解決しようとする課題】
従来の強誘電体メモリの作製プロセスでは、電極や強誘電体薄膜をフォトリソグラフィ及びエッチングによりパターニングする際にできるだけ異方性が大きくなるように行われてきた。しかしながら、強誘電体キャパシタを三次元的に作製する際に現在行われている通常の強誘電体薄膜の成膜技法では、ステップカバレジが完全ではないため下部電極を覆う強誘電体薄膜の膜厚に不均一性が生じてしまう。その結果、強誘電体薄膜に電界が均一にかからなくなり、強誘電体特性の劣化、ひいては強誘電体メモリ特性の劣化を引き起こす。
【0006】
強誘電体キャパシタをメモリに搭載するには、強誘電体キャパシタの電極と配線層とをコンタクトしなければならない。すなわち、強誘電体キャパシタを覆う層間絶縁膜にコンタクトホールを形成し、配線層をその部分を覆うように形成する必要がある。しかしながら、コンタクトホールの異方性がよいと、コンタクトホールのエッジ部分での配線層のカバレジが悪くなり、その部分の配線層の厚さが薄くなる。すなわち、コンタクトホールのエッジ部分での配線抵抗が、厚さが薄くなる分大きくなってしまう。その結果、強誘電体メモリの特性劣化を引き起こすこととなる。
【0007】
【課題を解決するための手段】
上記の目的を達成するために、本発明の強誘電体メモリの製造方法は、強誘電体キャパシタを備えた強誘電体メモリの製造方法であって、基板上に下部電極用薄膜を成膜する第1の工程と、前記下部電極用薄膜上にフォトレジストパターンを形成する第2の工程と、前記フォトレジストパターンを用いて前記強誘電体キャパシタの下部電極を形成する第3の工程と、前記下部電極を覆うように強誘電体薄膜を成膜し、所定の形状にパターニングして、前記強誘電体キャパシタの容量絶縁膜とする第4の工程と、前記容量絶縁膜を覆うように上部電極用薄膜を成膜し、所定の形状にパターニングして、前記強誘電体キャパシタの上部電極を形成する第5の工程と、を少なくとも含み、前記フォトレジストパターンの角は、窪みを有していること、を特徴とする。
この場合、前記フォトレジストパターンが、前記基板の垂直方向に対して5度〜10度の傾きを有していることが望ましい。
また、前記フォトレジストパターンの膜厚が1.05〜1.20μmであることが望ましい。
また、前記フォトレジストパターンの形成は、ステッパによりフォトレジストの露光工程を含み、前記露光工程において、焦点位置のデフォーカスが行われることが望ましい。
また、前記第3の工程において、塩素とアルゴンの混合ガスを用いたドライエッチングが行われることが望ましい。
また、エッチング条件が圧力1.0Pa以下、塩素/アルゴン流量が40/10sccmであることが望ましい。
また、前記基板上に強誘電体キャパシタを形成する工程と、前記強誘電体キャパシタを覆うように層間絶縁膜を成膜する工程と、前記強誘電体キャパシタの下部あるいは上部電極と配線層とのコンタクトをとるためのコンタクトホールを形成する工程と、前記配線層を形成する工程と、を少なくとも含むことができ、その場合、前記コンタクトホール作製時に用いるフォトレジストの膜厚が0.8〜0.9μmであることが望ましい。
また、現像後のフォトレジストの角が窪みを有していることが望ましい。
また、本発明の強誘電体メモリは、半導体基板上に形成された下部電極と、上記下部電極を覆うように形成された容量絶縁膜となる強誘電体薄膜と、上記強誘電体薄膜を覆うように形成された上部電極とからなる強誘電体キャパシタを有する強誘電体メモリであって、上記下部電極が基板に対してテーパを有していることを特徴とする。またここで、下部電極のテーパが基板に対して30度から55度であることを特徴とする。また、下部電極の膜厚は、200〜250nmであることが望ましい。
【0008】
下部電極と、下部電極を覆うように形成された容量絶縁膜となる強誘電体薄膜と、容量絶縁膜を覆うように形成された上部電極からなる三次元型の強誘電体キャパシタを有する強誘電体メモリにおいて、下部電極を形成する際に、下部電極に故意にテーパをつけることで続いて成膜される強誘電体薄膜のカバレジを改善することができ、強誘電体薄膜の膜厚均一性を異方的に形成された下部電極の場合に比べて改善することができる。特にテーパの角度が30度から55度である場合、下部電極としての機能を果たす膜厚を保持しつつ、その上に成膜される強誘電体薄膜のカバレジの改善、ひいては強誘電体薄膜の膜厚均一性を改善することができる。
【0009】
本発明は、半導体基板上に形成されたテーパを有する下部電極と下部電極を覆うように形成された容量絶縁膜となる強誘電体薄膜と強誘電体薄膜を覆うように形成された上部電極からなる強誘電体キャパシタを有する強誘電体メモリであって、上記下部電極の角が丸みを有していることを特徴とする。
【0010】
上記のように、三次元型の強誘電体キャパシタを有する強誘電体メモリにおいては、強誘電体キャパシタの下部電極に故意にテーパを形成することで強誘電体特性を改善することができる。さらに、テーパのついた下部電極の角に丸みをつけることで、下部電極を覆うように形成される強誘電体薄膜のカバレジを改善することができる。すなわち、強誘電体薄膜の膜厚均一性を改善することができ、下部電極と上部電極に挟まれた強誘電体薄膜に概均一に電界を印加することができる。結局、異方性の強い下部電極を用いた場合と比べて、強誘電体特性及び強誘電体メモリ特性を改善することができる。
【0011】
本発明は、上記記載の強誘電体メモリであって、容量絶縁膜となる強誘電体薄膜がミスト法あるいはMOCVD法により成膜されることを特徴とする。
【0012】
従来、強誘電体薄膜の成膜方法としては、スパッタリング法、溶液塗布法、MOCVD法、ミスト法などが用いられてきた。その中で最も一般的な成膜方法が溶液塗布法である。しかしながら、溶液塗布法では、下地の凹凸に対応した膜厚の概均一な強誘電体薄膜を得ることはできない。すなわち、三次元型のキャパシタ構造を形成する際の成膜法としては適さない。ここで、ミスト法あるいはMOCVD法は、段差被覆性すなわちカバレジに優れることが特徴として挙げられる。しかしながら、下部電極の形状の異方性が大きい場合、ミスト法あるいはMOCVD法であったとしても膜厚の概均一な強誘電体薄膜を下部電極の周囲に成膜することは難しい。しかしながら、下部電極がテーパを有し、さらに角に丸みを有している場合、ミスト法あるいはMOCVD法を用いることで膜厚の概均一な強誘電体薄膜を下部電極の周囲に成膜することができる。その結果、下部電極と上部電極に挟まれた強誘電体薄膜に概均一に電界を印加することができ、結局、ミスト法あるいはMOCVD法以外の成膜方法を用いた場合に比べて、強誘電体特性及び強誘電体メモリ特性を改善することができる。
【0013】
本発明は、上記記載の強誘電体メモリにおいて、強誘電体薄膜が単純ペロブスカイト構造を有する強誘電体であって、その結晶系が菱面体晶であることを特徴とする。単純ペロブスカイト構造を有する強誘電体としては、PZT(チタン酸ジルコン酸鉛)やPLZT(チタン酸ジルコン酸ランタン鉛)などが存在する。それらの結晶系としては、室温において正方晶あるいは菱面体晶である場合が多々ある。ここで、三次元形状の強誘電体キャパシタにおいてキャパシタ中の場所にかかわらず、自発分極がなるべく電界に対して平行であるためには自発分極の方向がなるべく多い結晶系の方が有利である。そのため、三次元型の強誘電体キャパシタにおいては、強誘電体が正方晶であるよりも菱面体晶を有している方が強誘電体特性が良好となり、ひいては強誘電体メモリ特性が改善される。
【0014】
本発明の強誘電体メモリの製造方法は、下部電極と、上記下部電極を覆うように形成された容量絶縁膜となる強誘電体薄膜と、上記強誘電体薄膜を覆うように形成された上部電極とからなる強誘電体キャパシタを有する強誘電体メモリの製造方法であって、前記強誘導体キャパシタは、基板上に下部電極用薄膜を成膜する工程と、下部電極用薄膜上に所定のフォトレジストパターンを形成する工程と、前記フォトレジストパターンを用いて下部電極を形成する工程と、上記下部電極を覆うように強誘電体薄膜を成膜し、所定の形状にパターニングする工程と、上記強誘電体薄膜を覆うように上部電極用薄膜を成膜し、所定の形状にパターニングして上部電極を形成する工程とを少なくとも含む製造工程で形成されることを特徴とする。
【0015】
ここで、下部電極形成時のフォトレジストの膜厚が1.05〜1.20μmであることが望ましい。ここで、レジストとしてはポジ型レジストを用いる。さらに、ステッパによりフォトレジストを露光する際に焦点位置をデフォーカスとすることを特徴とする。また、現像後のフォトレジストの形状が、基板の垂直方向に対して5度〜10度の傾きを有していることを特徴とする。さらに、傾きを有したフォトレジストの角が窪みを有していることを特徴とする。
【0016】
上記の発明において、フォトレジストにノボラック系の樹脂、ナフトキノンジアジド系の感光剤、溶媒として酢酸メチルと乳酸エチル、2−ヘプタノン、エチル−3−エトキシプロピオネート等が含まれているものを用いる。このフォトレジストを用いて、ステッパによりパターンを露光する際に、焦点位置をデフォーカスとすることで、現像後のフォトレジスト形状に基板の垂直方向に対して5度〜10度の傾きを持たせることができる。さらに、傾きを有したフォトレジストの角に窪みを持たせることができる。
【0017】
本発明は、上記記載の強誘電体メモリの製造方法において、上記のようなフォトレジストパターンを用いて下部電極を形成する際に、塩素とアルゴンの混合ガスを用いたドライエッチングを用いることを特徴とする。ここで、ドライエッチング条件は圧力1.0Pa以下、塩素/アルゴン流量が40/10sccmであることを特徴とする。ここで、ドライエッチングは例えばICPタイプのエッチング装置を用いて行い、バイアスパワーは450Wである。またここで、ドライエッチングを行い、レジストを剥離した後の下部電極のレジスト寸法に対するCDシフトが下部電極膜厚の2.0〜3.5倍の大きさであることを特徴とする。
【0018】
下部電極のドライエッチング条件は、エッチング後の下部電極形状がなるべく基板に対して異方性を有するようにする場合、例えば塩素/アルゴン流量は30/20sccmである。しかしここで、上記のような基板の垂直方向に対して5度〜10度の傾きを有し、同時に角に窪みを持つレジストを用い、エッチング条件を圧力1.0Pa以下、塩素/アルゴン流量が40/10sccmとすることで、エッチング後の下部電極に下部電極膜厚の2.0〜3.5倍の大きさであるCDシフトを生じさせることができる。この結果、下部電極は基板に対して30度〜55度のテーパを有することとなる。さらに、下部電極の角に丸みを持たせることができる。
【0019】
ここで、図1を参照にして実例を示す。まず、下部電極用薄膜上にレジストを1.05〜1.20μm成膜する。ここで、基板としてはPt基板を用い、レジストとしてナフトキノンキアジド−ノボラック樹脂系のものを用いる。ステッパによりフォトレジストを露光する際に、焦点位置をベストの位置から+1.1〜+1.3μm(+方向:光源と被露光基板との距離を広げる方向)の範囲でデフォーカスにする。その結果、図1(a)に示すように、現像後のライン状フォトレジストの形状が、基板の垂直方向に対して5度〜10度の傾きを有していることがわかる。さらに、上方から見るとレジストの角に窪みが存在する。このレジストをマスクとして、エッチング条件を圧力1.0Pa以下、塩素/アルゴン流量を40/10sccmとし、ドライエッチングを行う。その結果、図1(b)に示すように、エッチング後の下部電極に下部電極膜厚の2.0〜3.5倍の大きさとなるCDシフトを生じさせることができ、30度〜55度のテーパを下部電極につけることができる。条件を最適化することで、下部電極の角により丸みを持たせることができる。
【0020】
本発明は、ライン状に形成された二列以上の下部電極と、上記二列以上のライン状の下部電極全てを覆うように形成された強誘電体薄膜からなる容量絶縁膜と、上記下部電極とは強誘電体薄膜を挟んで直角に交わるライン上に形成された二列以上の上部電極を有するマトリックス型の強誘電体キャパシタを有する強誘電体メモリであって、上記下部電極が基板に対してテーパを有し、かつ下部電極の角に丸みを有していることを特徴とする。ここで、強誘電体薄膜がミスト法あるいはMOCVD法により成膜されることを特徴とする。さらに、強誘電体薄膜の膜厚が下部電極の上部、側面あるいは基板上にかかわらず、概均一であることを特徴とする。
【0021】
マトリックス型の強誘電体キャパシタを有する強誘電体メモリの場合、下部電極と上部電極に挟まれた強誘電体薄膜の膜厚均一性がその特性に大きく影響する。基板に対して異方性の強いライン状の下部電極の場合、その上に成膜された強誘電体薄膜の膜厚均一性は非常に悪くなる。その結果、各強誘電体キャパシタでの強誘電体への電界の印加がキャパシタ中の場所により不均一になり、強誘電体特性が劣化してしまう。ここで、下部電極にテーパを持たせ、さらに下部電極の角に丸みを持たせ、強誘電体薄膜の成膜方法としてミスト法あるいはMOCVD法を用いることで、その上に成膜される強誘電体薄膜のカバレジの改善、ひいては強誘電体薄膜の膜厚を概均一にすることができる。結果として、マトリックス型強誘電体キャパシタを有する強誘電体メモリの各キャパシタの強誘電体薄膜にキャパシタ中の場所に関らず概均一に電界を印加することができ、ひいては強誘電体特性及び強誘電体メモリ特性を改善することができる。
【0022】
本発明は、下部電極と容量絶縁膜となる強誘電体薄膜と上部電極とを有する強誘電体キャパシタと、上記強誘電体キャパシタを覆うように形成された層間絶縁膜と、上記強誘電体キャパシタの下部電極あるいは上部電極と配線層とのコンタクトをとるために層間絶縁膜に形成されたコンタクトホールと、配線層とを有する強誘電体メモリにおいて、上記コンタクトホールのエッジ部がテーパを有していることを特徴とする。
【0023】
強誘電体メモリの特徴として高速動作、低消費電力、不揮発性ということが挙げられる。さらに、今後の高集積化のためにはキャパシタサイズのさらなる微細化が必要となる。高速動作、微細化には信号遅延の問題から配線抵抗ができるだけ小さいほうが望ましい。そこで、下部電極と容量絶縁膜となる強誘電体薄膜と上部電極とを有する強誘電体キャパシタと、上記強誘電体キャパシタを覆うように形成された層間絶縁膜と、上記強誘電体キャパシタの下部電極あるいは上部電極と配線層とのコンタクトをとるために層間絶縁膜に形成されたコンタクトホールと、配線層とを有する強誘電体メモリにおいて、上記コンタクトホールのエッジ部にテーパを持たせることで、配線抵抗を小さくし、信号遅延を抑制することができる。すなわち、コンタクトホールのエッジ部にテーパを持たせることで配線用薄膜の膜厚を配線部とコンタクトホールのエッジ部で概均一になるように成膜することができる。その結果、エッジ部で配線用薄膜が薄くなることがないので配線層の断面積を大きくすることができ、結局配線抵抗を小さくすることができる。ひいては、金属配線の信号遅延を抑制し、メモリ特性の劣化を防ぐことができる。
【0024】
本発明の強誘電体メモリの製造方法は、基板上に強誘電体キャパシタを形成する工程と、強誘電体キャパシタを覆うように層間絶縁膜を成膜する工程と、上記強誘電体キャパシタの下部あるいは上部電極と配線層とのコンタクトをとるためのコンタクトホールを形成する工程と、配線層を形成する工程とを少なくとも含む製造工程で形成されることを特徴とする。ここで、コンタクトホール作製時に用いるフォトレジストの膜厚は0.8〜0.9μmであることが望ましい。さらに、現像後のフォトレジストの角が窪みを有していることを特徴とする。
【0025】
上記のように、コンタクトホールのエッジ部にテーパを持たせることで、配線抵抗を小さくし、微細化による配線遅延を抑制することができる。そこで、強誘電体メモリを作製する際に、強誘電体キャパシタを形成後、層間絶縁膜を成膜する。続いて、コンタクトホールを形成するために、ポジ型のフォトレジストを0.8〜0.9μmの厚さで成膜する。ここで、フォトレジストとしてはナフトキノンキアジド−ノボラック樹脂系のものを用いる。このレジストを用いて、ステッパによりホール状のパターンを露光する際に、焦点位置をベストの位置から+0.9〜+1.1μmずらし、デフォーカスとすることで現像後のホール状のフォトレジストの角に窪みを持たせることができる。このレジストをマスクとして、CHF3とO2 を用いたドライエッチングを行うことで、コンタクトホールのエッジ部にテーパを持たせることができ、続いて成膜される配線用薄膜の膜厚を配線部とコンタクトホールのエッジ部で概均一になるように成膜することができる。その結果、エッジ部で配線用薄膜が薄くなることがないので、配線層の断面積を大きくし、配線抵抗を小さくすることができ、微細化に有利となる。
【0026】
本発明は、テーパを有し、角に丸みを有している下部電極と、上記下部電極を覆うように形成された容量絶縁膜となる強誘電体薄膜と、上記容量絶縁膜を覆うように形成された上部電極とからなる強誘電体キャパシタと、上記強誘電体キャパシタを覆うように形成された層間絶縁膜と、上記強誘電体キャパシタの上部電極と配線層とのコンタクトをとるために層間絶縁膜に形成されたコンタクトホールと配線層とを有する強誘電体メモリであって、上記コンタクトホールのエッジ部がテーパを有することを特徴とする。
【0027】
上記のように、強誘電体メモリの微細化のためには、キャパシタを含めたメモリ全体の三次元化が有効である。例えば、下部電極と、下部電極全体を覆うように成膜された強誘電体薄膜と、強誘電体薄膜全体を覆うように形成された上部電極からなる強誘電体キャパシタが候補として挙げられる。ここで、強誘電体キャパシタの下部電極にテーパを形成することで強誘電体特性を改善することができる。さらに、テーパのついた下部電極の角に丸みをつけることで、下部電極を覆うように形成される強誘電体薄膜のカバレジを改善することができる。すなわち、強誘電体薄膜の膜厚均一性を改善することができ、下部電極と上部電極に挟まれた強誘電体薄膜に概均一に電界を印加することができる。結局、異方性の強い下部電極を用いた場合と比べて、強誘電体特性及び強誘電体メモリ特性を改善することができる。さらに、強誘電体キャパシタを覆うように層間絶縁膜を成膜後、コンタクトホールを形成する際に、コンタクトホールのエッジ部にテーパを持たせることで配線用薄膜の膜厚を配線部とコンタクトホールのエッジ部で概均一になるように成膜することができる。その結果、エッジ部で配線用薄膜が薄くなることがないので、配線層の断面積を大きくすることができ、配線抵抗を小さくすることができる。結局、下部電極にテーパをつけ、下部電極の角に丸みをつけ、さらにコンタクトホールのエッジ部にテーパを持たせることで、強誘電体メモリ特性を改善することができ、微細化に有利な強誘電体メモリを得ることができる。
【0028】
【発明の実施の形態】
以下、本発明の実施形態について図面を参照にしながら説明する。なお、以下の実施形態の全図において同一または対応する部分には同一の符号を付す。また、実施例では下部電極はライン形状を有しているものとする。
【0029】
<実施例1>
実施例1は、強誘電体キャパシタを構成する下部電極が基板に対してテーパを有し、角と側面に丸みを有していることを特徴とする。実施例1について、図2〜6を参照にして説明する。
【0030】
まず、図2(a)に示すように、半導体基板1上に例えばスパッタリング法により下部電極2となるPt膜を成膜する。ここで、Pt膜のスパッタリング法による成膜条件は、例えば基板温度250℃、パワー6kW、アルゴンガス流量50sccmであり、膜厚は200nmとする。
【0031】
次に、図2(b)に示すようにPt膜を下部電極へとパターニングするためにポジ型のフォトレジスト3をPt膜上にスピンコート法により成膜する。フォトレジストとしては、ノボラック系の樹脂、ナフトキノンジアジド系の感光剤、溶媒として酢酸メチルと乳酸エチル、2−ヘプタノン、エチル−3−エトキシプロピオネート等が含まれているものを用いる。ここで、フォトレジスト3の膜厚は例えば、1.10μmとする。
【0032】
次に、フォトレジスト3を露光するために、ステッパにレチクル4を取り付ける。ここで、レチクル4の黒い部分は光を遮断する部分を表す。さらに、ステッパの露光源から光を照射することで、図3(a)に示すようにフォトレジスト3の所定部分を露光する。この際、焦点位置をベストの位置から、+1.1〜+1.3μmずらし、デフォーカスにする。ここで、露光に用いる光としてはi線(波長365nm)の光5が望ましい。
【0033】
次に、図3(b)に示すように、露光したフォトレジスト3を現像液で現像することで、基板の垂直方向に対して5度〜10度の傾きを有するライン状のフォトレジストを得ることができる。さらに、図3(b)中の○部のようにフォトレジスト3の角に窪みをつけることができる。ここで、現像液としては例えばTMAH(テトラメチルアンモニウムヒドロキシド)水溶液を用いる。
【0034】
次に、図3(b)に示すフォトレジスト3のパターンを用いて下部電極を形成する。パターニング方法としては、塩素とアルゴンの混合ガスを用いたドライエッチングを用いる。ここで、ドライエッチング条件は例えば圧力1.0Pa以下、塩素/アルゴン流量が40/10sccmである。ここで、ドライエッチングは例えばICPタイプのエッチング装置を用いて行い、バイアスパワーは450Wである。ドライエッチングを行い、レジストを剥離した結果、下部電極のレジスト寸法に対するCDシフトが500nm程度である図4(a)に示す下部電極2が形成される。
【0035】
下部電極2のドライエッチングの条件は、エッチング後の下部電極形状がなるべく基板に対して異方性を有するようにする場合、例えば塩素/アルゴン流量は30/20sccmである。しかしここで、上記のような基板の垂直方向に対して5度〜10度の傾きを有し、同時に角に窪みを持つレジストを用い、エッチング条件を圧力1.0Pa以下、塩素/アルゴン流量が40/10sccmとすることで、エッチング後の下部電極に下部電極膜厚の2.0〜3.5倍の大きさであるCDシフトを生じさせることができる。この結果、30度〜55度のテーパを有することとなる。さらに、ライン状の下部電極2の角に丸みを持たせることができる。
【0036】
下部電極と、下部電極を覆うように形成された容量絶縁膜となる強誘電体薄膜と、強誘電体薄膜を覆うように形成された上部電極からなる三次元型の強誘電体キャパシタを有する強誘電体メモリにおいて、強誘電体キャパシタの下部電極にテーパを形成し、テーパのついた下部電極の角に丸みをつけることで、下部電極を覆うように形成される強誘電体薄膜のカバレジを改善することができる。すなわち、強誘電体薄膜の膜厚均一性を改善することができ、下部電極と上部電極に挟まれた強誘電体薄膜に概均一に電界を印加することができる。結局、異方性の強い下部電極を用いた場合と比べて、強誘電体特性及び強誘電体メモリ特性を改善することができる。
【0037】
次に、容量絶縁膜となる強誘電体薄膜6を下部電極2を覆うように成膜する。ここで、強誘電体薄膜の成膜方法としては、例えばMOCVD法を用いることが望ましい。下部電極がテーパを有し、さらに角に丸みを有している場合、MOCVD法あるいはミスト法を用いることで膜厚の概均一な強誘電体薄膜を下部電極上に成膜することができる。その結果、下部電極と上部電極に挟まれた強誘電体薄膜に概均一に電界を印加することができ、結局、MOCVD法あるいはミスト法以外の成膜方法を用いた場合に比べて、強誘電体特性及び強誘電体メモリ特性を改善することができる。例えばMOCVD法の成膜条件としては、基板温度500〜600℃、成膜圧力10〜20Torr、成膜中の酸素分圧は1/2とする。さらに、MOCVD用の原料として液体原料を用い、例えば、テトラエチル鉛、ジルコニウムテトラターシャリーブトキシド、チタニウムテトライソプロポキシドを用いる。上記の条件で成膜した結果、MOCVD法によるPZT薄膜が得られる。さらに、チタンとジルコンの組成を適当に制御し、その結晶系が菱面体晶であるPZTとすることが望ましい。強誘電体薄膜を所定の形状にパターニングすることで、図4(b)に示す断面図が得られる。
【0038】
次に、例えばスパッタリング法により上部電極7となるPt膜を成膜する。上部電極7の成膜条件及び膜厚は下部電極2と同じものとする。さらに、リソグラフィ、エッチング工程を一般的な条件、方法で行うことにより、上部電極7を図5(a)のようにパターニングする。ここで、フォトレジストをステッパで露光する際には下部電極の時とは異なり、焦点位置をデフォーカスにはしない。また、エッチング条件としては、例えば塩素/アルゴン流量は30/20sccmとし、圧力は1.0Pa以下とする。
【0039】
次に、図5(b)に示すように層間絶縁膜8として、シリコン酸化膜をCVD法により成膜する。ここで、原料ガスは例えばO3とTEOSあるいはO2とTEOSであり、シリコン酸化膜を600nm以上の厚さで成膜する。成膜方法は例えばO3−TEOS系の場合、基板温度400℃、圧力450Torrの熱CVD法である。例えばO2−TEOS系の場合、基板温度400℃ 、圧力8.2Torr、プラズマのパワー1000WのプラズマCVD法である。
【0040】
次に、図6(a)に示すように上部電極7上の層間絶縁膜8の所定部分をエッチング除去してコンタクトホール9を形成する。コンタクトホール9の形成には、例えば、CHF3とO2の混合ガスを用いる。
【0041】
次に、例えばスパッタリング法を用いてAl膜を成膜した後、Al膜を所定の形状にパターニングすることで引き出し電極10を形成する。引き出し電極10のパターニングは、例えばBCl3とCl2の混合ガスを用いたエッチングにより行う。
【0042】
以上の工程により、図6(b)に示す実施例1の強誘電体メモリ用強誘電体キャパシタが形成される。この強誘電体キャパシタと駆動回路とを引き出し電極などを通して結合することで強誘電体メモリが得られる。
【0043】
<実施例2>
実施例2は、マトリックス型の強誘電体キャパシタを構成する下部電極が基板に対してテーパを有し、角に丸みを有していることを特徴とする。実施例2について、図7〜9を参照にして説明する。ここで、図7(b)、図8(b)及び図9(b)は、それぞれ図7(a)、図8(a)及び図9(a)の破線部分11の断面図である。
【0044】
まず、図7(a)、(b)に示すように、半導体基板1上に例えばPtからなるライン状の下部電極2を形成する。ここで、下部電極2の形成方法は実施例1と同様である。この結果、下部電極2にテーパを持たせ、さらに下部電極の角に丸みを持たせることができる。またここで、下部電極2は紙面の都合上二列であるが、二列以上であってもなんら差し障りは無く、実際には三列以上あるものとする。
【0045】
次に、図8(a)に示すように、ライン状に形成された二列以上の下部電極2の全体を覆うように強誘電体薄膜6を全面に成膜する。ここで、強誘電体薄膜6の成膜法としてはカバレジに優れるミスト法あるいはMOCVD法が望ましい。下部電極2がテーパを有し、さらに下部電極2の角に丸みを持つことから、ミスト法あるいはMOCVD法により成膜した結果、カバレジが改善するため、図8(b)に示すように強誘電体薄膜6の膜厚を下部電極2の上部、側面あるいは基板上にかかわらず概均一にすることができる。結果として、マトリックス型強誘電体キャパシタを有する強誘電体メモリの各キャパシタの強誘電体薄膜にキャパシタ中の場所に関らず概均一に電界を印加することができ、ひいては強誘電体特性及び強誘電体メモリ特性を改善することができる。
【0046】
次に、図9(a)に示すようにPtからなる上部電極7を下部電極2とは強誘電体薄膜6を挟んで直角に交わるようにライン状に形成する。ここで、上部電極7の形成方法は実施例1と同様な方法で行うものとする。この際に、図9(b)に示すように、下部電極2がテーパを有し、下部電極2の角に丸みを有していて、強誘電体薄膜6がカバレジよく成膜されていることから、基板に対して異方性の強い下部電極を使用した場合に比べて、マトリックス型強誘電体キャパシタのライン状の上部電極を下部電極に対して直角方向に均一な膜厚で形成することができる。その結果、上部電極7の断面積が大きくなることから上部電極部分の配線抵抗を小さくすることができ、ひいてはメモリとしての信頼性を改善することができる。
【0047】
以上の工程により、図9(a)、(b)に示す実施例2の強誘電体メモリ用強誘電体キャパシタが形成される。この強誘電体キャパシタの上部電極7及び下部電極2を駆動回路と結合することでマトリックス型の強誘電体キャパシタを有する強誘電体メモリを得ることができる。
【0048】
<実施例3>
実施例3は、強誘電体キャパシタのコンタクトホールのエッジ部がテーパを有していることを特徴とする。実施例3について、図10〜14を参照にして説明する。
まず、半導体基板1上に実施例1と同様な方法を用いて、基板に対してテーパを有し、かつ角に丸みを有する下部電極2と強誘電体薄膜6と上部電極7とを形成することで、図10(a)に示す実施例1と同様な強誘電体キャパシタを得ることができる。
【0049】
次に、図10(b)に示すように実施例1と同様な方法で層間絶縁膜8を強誘電体キャパシタ全体を覆うように成膜する。
【0050】
次に、図11に示すようにコンタクトホールを形成するためにフォトレジスト12をスピンコート法により成膜する。この際の膜厚は0.8〜0.9μmであることが望ましい。ここで、レジストとしてはポジ型のナフトキノンキアジド−ノボラック樹脂系のものを用いる。
【0051】
次に、図12に示すようにフォトレジスト12を露光するために、ステッパにレチクル13を取り付ける。ここで、レチクル13の黒い部分は光を遮断する部分を表す。さらに、ステッパの露光源から光を照射することで図12に示すようにフォトレジスト12の所定部分を露光する。この際、焦点位置をベストの位置から、+0.9〜+1.1μmずらし、デフォーカスにする。ここで、露光に用いる光としてはi線(波長の365nm)の光14が望ましい。
【0052】
ステッパにより露光した後、図13(a)に示すように露光したフォトレジスト12を現像液により現像することで、図13(a)中の○部に示すように現像後のフォトレジスト12の角に窪みを持たせることができる。ここで、現像液としては例えばTMAH(テトラメチルアンモニウムヒドロキシド)水溶液を用いる。
【0053】
次に、このレジストをマスクとしてCHF3とO2 を用いたドライエッチングにより、コンタクトホール9を形成する。その結果、図13(b)に示すようにコンタクトホール9のエッジ部にテーパを持たせることができ、コンタクトホールのエッジ部にテーパがない場合に比べて、続いて成膜される配線用薄膜の膜厚を配線部とコンタクトホール9のエッジ部で均一になるように成膜することができる。その結果、エッジ部で配線用薄膜が薄くなることがないので、配線層の断面積を大きくし、配線抵抗を小さくすることができ、微細化に有利となる。
【0054】
次に、例えばスパッタリング法を用いてAl膜を成膜した後、Al膜を所定の形状にパターニングすることで引き出し電極10を形成する。引き出し電極10のパターニングは、例えばBCl3とCl2の混合ガスを用いたエッチングにより行う。この際に、コンタクトホールのエッジ部がテーパを有することから、実施例1の場合に比べてコンタクトホールのエッジ部においても膜厚の概均一な引き出し電極10を形成することができる。
【0055】
以上の工程により、図14に示す実施例3の強誘電体メモリ用強誘電体キャパシタが形成される。この強誘電体キャパシタと駆動回路とを引き出し電極などを通して結合することで強誘電体メモリが得られる。
【0056】
【発明の効果】
以上、詳細に説明したように、本発明のテーパと、角に丸みを有する下部電極を用いることで、三次元型の強誘電体キャパシタを有する強誘電体メモリの特性を改善することができる。また、コンタクトホールのエッジ部にテーパを有することで、続いて成膜される配線用薄膜の膜厚を配線部とコンタクトホールのエッジ部で概均一になるように成膜することができる。その結果、エッジ部で配線用薄膜が薄くなることがないので、配線層の断面積を大きくし、配線抵抗を小さくすることができ、微細化に有利となる。さらに、金属配線の信号遅延を防ぎ、デバイス特性の劣化を防止することができる。よって、本発明を用いることにより、従来よりも安定したデバイス特性を有する強誘電体キャパシタ、強誘電体メモリを得ることができる。
【図面の簡単な説明】
【図1】下部電極の形成手順を説明する実例に用いたSEMによる断面写真である。
【図2】本発明の第一の実施形態を工程順に示す強誘電体メモリの断面図である。
【図3】本発明の第一の実施形態を工程順に示す強誘電体メモリの断面図である。
【図4】本発明の第一の実施形態を工程順に示す強誘電体メモリの断面図である。
【図5】本発明の第一の実施形態を工程順に示す強誘電体メモリの断面図である。
【図6】本発明の第一の実施形態を工程順に示す強誘電体メモリの断面図である。
【図7】本発明の第二の実施形態を工程順に示す強誘電体メモリの図である。
【図8】本発明の第二の実施形態を工程順に示す強誘電体メモリの図である。
【図9】本発明の第二の実施形態を工程順に示す強誘電体メモリの図である。
【図10】本発明の第三の実施形態を工程順に示す強誘電体メモリの断面図である。
【図11】本発明の第三の実施形態を工程順に示す強誘電体メモリの断面図である。
【図12】本発明の第三の実施形態を工程順に示す強誘電体メモリの断面図である。
【図13】本発明の第三の実施形態を工程順に示す強誘電体メモリの断面図である。
【図14】本発明の第三の実施形態を示す強誘電体メモリの断面図である。
【符号の説明】
1 半導体基板
2 下部電極
3 フォトレジスト
4 レチクル
5 i線:波長365nmの光
6 強誘電体薄膜
7 上部電極
8 層間絶縁膜
9 コンタクトホール
10 引き出し電極
11 破線部分
12 レジスト
13 レチクル
14 i線:波長365nmの光
Claims (7)
- 強誘電体キャパシタを備えた強誘電体メモリの製造方法であって、
基板上に下部電極用薄膜を成膜する第1の工程と、
前記下部電極用薄膜上にフォトレジストパターンを形成する第2の工程と、
前記フォトレジストパターンを用いて前記下部電極用薄膜をエッチングし、前記強誘電体キャパシタの下部電極を、前記基板に対してテーパを有し、かつ、角に丸みを有するように形成する第3の工程と、
前記下部電極を覆うように強誘電体薄膜を成膜し、所定の形状にパターニングして、前記強誘電体キャパシタの容量絶縁膜とする第4の工程と、
前記容量絶縁膜を覆うように上部電極用薄膜を成膜し、所定の形状にパターニングして、前記強誘電体キャパシタの上部電極を形成する第5の工程と、を少なくとも含み、
前記フォトレジストパターンを形成する第2の工程において、ステッパにより、焦点位置のデフォーカスが行われるようにフォトレジストを露光して、前記フォトレジストパターンを、前記基板の垂直方向に対して5度〜10度の傾きを有し、かつ、角に窪みを有するように形成すること、
を特徴とする強誘電体メモリの製造方法。 - 請求項1に記載の強誘電体メモリの製造方法において、
前記フォトレジストパターンの膜厚が1.05〜1.20μmであることを特徴とする強誘電体メモリの製造方法。 - 請求項1又は2に記載の強誘電体メモリの製造方法において、
前記第3の工程において、塩素とアルゴンの混合ガスを用いたドライエッチングが行われることを特徴とする強誘電体メモリの製造方法。 - 請求項3に記載の強誘電体メモリの製造方法であって、
エッチング条件が圧力1.0Pa以下、塩素/アルゴン流量が40/10sccmであることを特徴とする強誘電体メモリの製造方法。 - 請求項1乃至3のいずれかに記載の強誘電体メモリの製造方法において、
前記基板上に強誘電体キャパシタを形成する工程と、
前記強誘電体キャパシタを覆うように層間絶縁膜を成膜する工程と、
前記強誘電体キャパシタの下部あるいは上部電極と配線層とのコンタクトをとるためのコンタクトホールを形成する工程と、
前記配線層を形成する工程と、を少なくとも含むことを特徴とする強誘電体メモリの製造方法。 - 請求項5に記載の強誘電体メモリの製造方法において、
前記コンタクトホールを形成する工程で用いるフォトレジストの膜厚が0.8〜0.9μmであることを特徴とする強誘電体メモリの製造方法。 - 請求項6に記載の強誘電体メモリの製造方法において、
現像後の前記フォトレジストの角が窪みを有していることを特徴とする強誘電体メモリの製造方法。
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP2002093069A JP4051980B2 (ja) | 2002-03-28 | 2002-03-28 | 強誘電体メモリの製造方法 |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP2002093069A JP4051980B2 (ja) | 2002-03-28 | 2002-03-28 | 強誘電体メモリの製造方法 |
Publications (2)
Publication Number | Publication Date |
---|---|
JP2003298018A JP2003298018A (ja) | 2003-10-17 |
JP4051980B2 true JP4051980B2 (ja) | 2008-02-27 |
Family
ID=29386715
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP2002093069A Expired - Fee Related JP4051980B2 (ja) | 2002-03-28 | 2002-03-28 | 強誘電体メモリの製造方法 |
Country Status (1)
Country | Link |
---|---|
JP (1) | JP4051980B2 (ja) |
Families Citing this family (1)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
US9660603B2 (en) * | 2015-04-09 | 2017-05-23 | Texas Instruments Incorporated | Sloped termination in molybdenum layers and method of fabricating |
-
2002
- 2002-03-28 JP JP2002093069A patent/JP4051980B2/ja not_active Expired - Fee Related
Also Published As
Publication number | Publication date |
---|---|
JP2003298018A (ja) | 2003-10-17 |
Similar Documents
Publication | Publication Date | Title |
---|---|---|
TW405174B (en) | Process for manufacturing semiconductor integrated circuit device | |
JP2004080033A (ja) | シリコン酸化膜を利用した微細パターン形成方法 | |
JPH06326061A (ja) | 半導体装置の微細パターン形成方法 | |
JP2009158956A (ja) | 半導体装置及び半導体装置の製造方法 | |
JP4051980B2 (ja) | 強誘電体メモリの製造方法 | |
JP2001291842A (ja) | 強誘電体キャパシタアレイ及び強誘電体メモリの製造方法 | |
TW451424B (en) | Semiconductor memory device and manufacturing method thereof | |
JP3166747B2 (ja) | キャパシタの製造方法及びキャパシタ | |
JPH05175509A (ja) | 強誘電体膜を用いた装置の製造方法 | |
KR970010772B1 (ko) | 반도체 기억소자 제조 방법 | |
JPH1065002A (ja) | コンタクトホール形成方法 | |
KR100408715B1 (ko) | 반도체소자의 캐패시터 형성방법 | |
KR100329759B1 (ko) | 강유전체 캐패시터 형성 방법 | |
JPH0669153A (ja) | 微細コンタクト孔の形成方法 | |
JP2751952B2 (ja) | 半導体装置の製造方法 | |
KR100275934B1 (ko) | 반도체장치의 미세도전라인 형성방법 | |
JP2989068B2 (ja) | 半導体装置の製造方法 | |
KR100557646B1 (ko) | 반도체소자의 저장전극 형성방법 | |
KR940011733B1 (ko) | 반도체장치의 접촉창 형성방법 | |
JP2003152108A (ja) | 半導体集積回路装置の製造方法 | |
KR960006717B1 (ko) | 디램셀의 저장전극 제조방법 | |
KR20030094622A (ko) | 이너 캐패시터를 구비한 반도체 소자 제조방법 | |
KR20070001751A (ko) | 반도체 소자 스토리지 노드 콘택의 형성 방법 | |
KR19980056136A (ko) | 반도체 장치의 커패시터 제조방법 | |
KR20030054310A (ko) | 반도체 소자의 캐패시터의 제조 방법 |
Legal Events
Date | Code | Title | Description |
---|---|---|---|
A621 | Written request for application examination |
Free format text: JAPANESE INTERMEDIATE CODE: A621 Effective date: 20050112 |
|
A521 | Request for written amendment filed |
Free format text: JAPANESE INTERMEDIATE CODE: A821 Effective date: 20050113 |
|
A977 | Report on retrieval |
Free format text: JAPANESE INTERMEDIATE CODE: A971007 Effective date: 20070613 |
|
A131 | Notification of reasons for refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A131 Effective date: 20070619 |
|
A521 | Request for written amendment filed |
Free format text: JAPANESE INTERMEDIATE CODE: A523 Effective date: 20070820 |
|
A131 | Notification of reasons for refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A131 Effective date: 20070911 |
|
A521 | Request for written amendment filed |
Free format text: JAPANESE INTERMEDIATE CODE: A523 Effective date: 20071023 |
|
TRDD | Decision of grant or rejection written | ||
A01 | Written decision to grant a patent or to grant a registration (utility model) |
Free format text: JAPANESE INTERMEDIATE CODE: A01 Effective date: 20071113 |
|
A61 | First payment of annual fees (during grant procedure) |
Free format text: JAPANESE INTERMEDIATE CODE: A61 Effective date: 20071126 |
|
FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20101214 Year of fee payment: 3 |
|
R150 | Certificate of patent or registration of utility model |
Free format text: JAPANESE INTERMEDIATE CODE: R150 |
|
FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20101214 Year of fee payment: 3 |
|
FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20111214 Year of fee payment: 4 |
|
FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20111214 Year of fee payment: 4 |
|
FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20121214 Year of fee payment: 5 |
|
FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20121214 Year of fee payment: 5 |
|
FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20131214 Year of fee payment: 6 |
|
LAPS | Cancellation because of no payment of annual fees |