KR20080001381A - 낸드 플래시 메모리 소자의 제조방법 - Google Patents

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Abstract

본 발명은 낸드 플래시 메모리 소자의 제조방법에 관한 것으로, 반도체 기판 내에 소자 분리막을 형성한 후 소자 분리막 상부 측면이 네거티브한 프로파일을 갖도록 하고, 전체 구조 상부에 폴리실리콘막을 형성하되, 네거티브한 프로파일로 인해 폴리실리콘막 내에 심이 발생하며, 포스트 열처리 공정을 실시하여 심을 보이드로 만듦으로써, 셀 간의 전기적 간섭(interference) 효과를 감소시켜 문턱 전압(Vt) 쉬프트 값을 감소시킬 수 있다.
플로팅 게이트, 간섭 효과, 문턱 전압, 보이드, 심

Description

낸드 플래시 메모리 소자의 제조방법{Method of manufacturing a NAND flash memory device}
도 1은 종래 기술에 따른 낸드 플래시 메모리 소자의 제조방법을 설명하기 위한 사시도이다.
도 2는 소자의 축소화에 따른 프로그램 문턱 전압(Vt)과 간섭 문턱 전압(Vt) 쉬프트(shift) 값을 나타낸 그래프이다.
도 3a 내지 도 3e는 본 발명의 일 실시 예에 따른 낸드 플래시 메모리 소자의 제조방법을 설명하기 위해 도시한 단면도이다.
<도면의 주요부분에 대한 부호의 설명>
100 : 반도체 기판 102 : 터널 산화막
104 : 제1 폴리실리콘막 106 : 버퍼 산화막
108 : 질화막 110 : 소자분리막
112 : 제2 폴리실리콘막 114 : 유전체막
116 : 제3 폴리실리콘막
본 발명은 낸드 플래시 메모리 소자의 제조방법에 관한 것으로, 특히 플로팅 게이트의 면적을 감소시켜 셀 간의 전기적 간섭(interference) 효과를 감소시키기 위한 낸드 플래시 메모리 소자의 제조방법에 관한 것이다.
현재 낸드 플래시 메모리(flash memory) 제조 방법에서 소자의 고집적화에 따라 단위 액티브 영역과 필드 영역이 형성될 공간은 줄어들고 있다. 따라서, 좁은 액티브 공간 내에 플로팅 게이트를 포함한 유전체막, 컨트롤 게이트를 형성함에 따라 게이트간 거리가 좁아져서 간섭효과가 점점 더 문제시되고 있다.
도 1은 자기 정렬(Self-Align) STI를 적용한 일반적인 낸드 플래시 메모리 소자의 제조방법을 설명하기 위한 사시도로서, 셀 간의 전기적 간섭 효과를 나타낸 것이다.
도 1을 참조하면, 반도체 기판(10) 상부에 터널 산화막(11)과 제1 폴리실리콘막(12)을 형성하고, 소자 분리 마스크를 이용한 식각 공정으로 제1 폴리실리콘막 (12)과 터널 산화막(11)을 선택적으로 식각한 후, 선택적으로 식각된 제1 폴리실리콘막(12)을 마스크로 반도체 기판(10)을 식각하여 트렌치를 형성한다. 트렌치가 매립되도록 전체 구조 상부에 절연막, 예컨데 HDP(High Density Plasma) 산화막을 형성한 후 제1 폴리실리콘막(12) 상부가 노출되도록 절연막을 평탄화하여 예컨데, CMP(Chemical Mechanical Polishing)하여 트렌치 내에 소자분리막(13)을 형성한다. 전체 구조 상부에 제2 폴리실리콘막(14)을 형성하고, 소정의 마스크를 이용하여 제2 폴리실리콘막(14)을 식각하여 제1 폴리실리콘막(12)과 제2 폴리실리콘막(14)으로 구성된 플로팅 게이트를 형성한다. 전체 구조 상부에 유전체막(15) 및 컨트롤 게이트용 도전막(16)을 형성한다.
그러나, 상기와 같은 방법으로 플로팅 게이트를 형성하면, 소자의 고집적화에 따라 소자 분리막의 폭이 줄어들게 된다. 이에 따라 서로 인접하는 플로팅 게이트의 간격이 줄어들어 서로 인접하는 플로팅 게이트 간에 간섭 효과가 발생한다. 여기서, 서로 인접하는 플로팅 게이트 간 간섭 효과는 터널 산화막 부근의 HDP 산화막이 유전 물질로 작용하기 때문에 발생하는 것으로, 이는 소자 분리막 상부를 터널 산화막 아래 영역까지 식각한 후 컨트롤 게이트용 폴리실리콘막을 터널 산화막 아래 영역까지 매립함으로써 간섭 효과를 차단할 수 있다.
그러나, 플로팅 게이트의 높이를 감소시켜면 게이트 간 간섭 효과는 감소하지만, 커플링 비(Coupling Ratio) 뿐만 아니라, 셀의 프로그램 속도 또한 감소한다.
도 2는 소자의 축소화에 따른 프로그램 문턱 전압(Vt)과 간섭 문턱 전압(Vt) 쉬프트(shift) 값을 나타낸 그래프이다.
곡선 a는 각 소자에 따른 셀의 간섭 문턱 전압(Vt) 쉬프트 값을 나타낸 그래프이고, 곡선 b는 각 소자에 따른 프로그램 문턱 전압(Vt) 값을 나타낸 그래프이다. 곡선 a 및 곡선 b를 비교해보면, 소자가 축소함에 따라 간섭 문턱 전압(Vt) 쉬프트 값은 증가하고, 프로그램 문턱 전압(Vt)은 감소하며, 60nm이하의 소자에서는 프로그램 문턱 전압(Vt)과 간섭 문턱 전압(Vt) 쉬프트 값 모두 소자의 한계 값을 초과하고 있다.
상술한 문제점을 해결하기 위해 안출된 본 발명의 목적은 플로팅 게이트의 면적을 감소시켜 셀 간의 전기적 간섭 효과를 감소시키기 위한 낸드 플래시 메모리 소자의 제조방법을 제공하는 데 있다.
본 발명의 일 실시 예에 따른 낸드 플래시 메모리 소자의 제조방법은, 반도체 기판 내에 소자 분리막을 형성하는 단계와, 상기 소자 분리막 상부 측면이 네거티브한 프로파일을 갖도록 하는 단계와, 전체 구조 상부에 폴리실리콘막을 형성하되, 상기 네거티브한 프로파일로 인해 상기 폴리실리콘막 내에 심이 발생하는 단계와, 포스트 열처리 공정을 실시하여 상기 심을 보이드로 만드는 단계를 포함하는 낸드 플래시 메모리 소자의 제조방법을 제공한다.
본 발명의 일 실시 예에 따른 낸드 플래시 메모리 소자의 제조방법은, 반도체 기판 상부에 적층된 터널 산화막, 제1 폴리실리콘막, 버퍼 산화막, 질화막 및 상기 반도체 기판의 일부를 식각하여 트렌치를 형성하되, 상기 질화막 측면이 슬로프를 가지도록 하는 단계와, 상기 트렌치 내에 절연막을 형성하여 소자 분리막을 형성하는 단계와, 노출된 상기 질화막 및 버퍼 산화막을 순차적으로 제거하여 상기 소자 분리막 상부가 상기 슬로프로 인해 네거티브한 프로파일을 갖도록 하는 단계와, 전체 구조 상부에 제2 폴리실리콘막을 형성하되, 상기 네거티브한 프로파일로 인하여 상기 제2 폴리실리콘막 내에 심이 발생하는 단계와, 포스트 열처리 공정을 실시하여 상기 심을 보이드로 만드는 단계와, 상기 소자 분리막 상부가 노출될 때까지 평탄화 공정을 실시한 후 상기 소자 분리막 상부를 일부 제거하는 단계와, 전체 구조 상부에 유전체막 및 제3 폴리실리콘막을 순차적으로 형성하는 단계를 포함하는 낸드 플래시 메모리 소자의 제조방법을 제공한다.
이하, 첨부된 도면을 참조하여 본 발명의 실시 예를 상세히 설명하면 다음과 같다.
도 3a 내지 도 3e는 본 발명의 일 실시 예에 따른 낸드 플래시 메모리 소자의 제조방법을 설명하기 위해 도시한 단면도로서 SA-FG 스킴(scheme)을 적용한 SA-STI 구조를 적용한 것이다.
도 3a를 참조하면, 반도체 기판(100) 상부에 터널 산화막(102), 플로팅 게이트용 제1 폴리실리콘막(104), 버퍼 산화막(106) 및 질화막(108)을 순차적으로 형성한다. 이때, 제1 폴리실리콘막(104)은 300Å 내지 500Å의 두께로 형성하고, 버퍼 산화막(106)은 30Å 내지 80Å의 두께로 형성하며, 질화막(108)은 600Å 내지 1200Å의 두께로 형성한다. 사진 및 식각 공정으로 질화막(108), 버퍼 산화막(106), 제1 폴리실리콘막(104), 터널 산화막(102) 및 반도체 기판(100)의 일부를 식각하여 트렌치를 형성한다. 이때, 식각 공정시 질화막(108) 측면의 슬로프(slope; c)는 84도 내지 87도로 한다.
그런 다음, 트렌치 내에 측벽 산화막을 형성한 후 트렌치가 매립되도록 전체 구조 상부에 절연막을 형성한다. 이때, 절연막은 HDP 산화막으로 형성한다. 질화막(108) 상부가 노출되도록 절연막을 연마하여 트렌치 내에 소자분리막(110)을 형성한다.
도 3b를 참조하면, 핫(hot) 인산 바스(bath)에서 질화막(108)을 제거한다. 이때, 질화막(108) 제거 공정시 제1 폴리실리콘막(104) 상부에 버퍼 산화막(106)이 형성되어 있어 제1 폴리실리콘막(104)이 어택(attack)을 받지 않는다. 소자 분리막(110) 상부의 니플(nipple) 영역은 네거티브(negative) 슬로프를 가진다.
도 3c를 참조하면, 세정 공정을 실시하여 버퍼 산화막(106)을 제거한다. 이때, 버퍼 산화막(106) 제거시 소자 분리막(110) 측면의 일부가 제거된다.
도 3d를 참조하면, 전체 구조 상부에 플로팅 게이트용 제2 폴리실리콘막(112)을 형성한다. 이때, 제2 폴리실리콘막 형성 공정시 네거티브 슬로프를 갖는 소자 분리막(110)으로 인하여 소자 분리막(110)과 소자 분리막(110) 사이에 심(seam)이 발생한다.
도 3e를 참조하면, 포스트 열처리 공정을 실시하여 심을 보이드(void)로 만든다. 이때, 포스트 열처리 공정은 RTP(Rapid Thermal Process) 타입 또는 퍼니스(furnace) 타입을 이용하여 N2, 진공 또는 H2 분위기에서 700℃ 내지 900℃의 온 도로 실시한다.
그런 다음, 소자 분리막(110) 상부가 노출될 때까지 연마 공정 또는 전면 식각 공정을 실시하여 제2 폴리실리콘막(112)을 분리시킨다. 이때, 제2 폴리실리콘막(112)은 400Å 내지 800Å의 두께가 된다.
도 3f를 참조하면, 소자 분리막(110) 상부를 일부 식각하여 소자 분리막(110)의 EFH(Effective Field Height)를 조절한다. 이때, EFH는 250Å 내지 450Å의 두께가 된다. 전체 구조 상부에 유전체막(114) 및 컨트롤 게이트용 제3 폴리실리콘막(116)을 순차적으로 형성한다.
상기와 같이 플로팅 게이트를 형성하면, 플로팅 게이트 중앙에 보이드가 형성되어 플로팅 게이트의 면적이 감소하게 된다. 이로 인하여, 셀 간의 전기적 간섭 효과를 감소시켜 문턱 전압(Vt) 쉬프트 값을 감소시킨다. 따라서, 60nm 이하의 낸드 플래시 메모리 소자에서 멀티-레벨-셀(Multi-Level-Cell)을 구현할 수 있다.
본 발명의 기술 사상은 상기 바람직한 실시 예에 따라 구체적으로 기술되었으나, 상기한 실시 예는 그 설명을 위한 것이며, 그 제한을 위한 것이 아님을 주지하여야 한다. 또한, 본 발명의 기술 분야에서 통상의 전문가라면 본 발명의 기술 사상의 범위 내에서 다양한 실시 예가 가능함을 이해할 수 있을 것이다.
상술한 바와 같이 본 발명에 의한 효과는 다음과 같다.
첫째, 플로팅 게이트 중앙에 보이드를 형성시켜 플로팅 게이트의 면적을 감소시킴으로써 셀 간의 전기적 간섭 효과를 감소시킬 수 있다.
둘째, 셀 간의 간섭 효과를 감소시킴으로써 문턱 전압(Vt) 쉬프트 값을 감소시킬 수 있다.
셋째, 셀 간의 간섭 효과를 감소시킴으로써, 60nm 이하의 낸드 플래시 메모리 소자에서 멀티-레벨-셀을 구현할 수 있다.

Claims (8)

  1. 반도체 기판 내에 소자 분리막을 형성하는 단계;
    상기 소자 분리막 상부 측면이 네거티브한 프로파일을 갖도록 하는 단계;
    전체 구조 상부에 폴리실리콘막을 형성하되, 상기 네거티브한 프로파일로 인해 상기 폴리실리콘막 내에 심이 발생하는 단계; 및
    포스트 열처리 공정을 실시하여 상기 심을 보이드로 만드는 단계를 포함하는 낸드 플래시 메모리 소자의 제조방법.
  2. 제1항에 있어서, 상기 소자 분리막 측면의 슬로프는 84도 내지 87도로 하는 낸드 플래시 메모리 소자의 제조방법.
  3. 제1항에 있어서, 상기 포스트 열처리 공정은 RTP 타입 또는 퍼니스 타입을 이용하여 N2, 진공 또는 H2 분위기에서 700℃ 내지 900℃의 온도로 실시하는 낸드 플래시 메모리 소자의 제조방법.
  4. 반도체 기판 상부에 적층된 터널 산화막, 제1 폴리실리콘막, 버퍼 산화막, 질화막 및 상기 반도체 기판의 일부를 식각하여 트렌치를 형성하되, 상기 질화막 측면이 슬로프를 가지도록 하는 단계;
    상기 트렌치 내에 절연막을 형성하여 소자 분리막을 형성하는 단계;
    노출된 상기 질화막 및 버퍼 산화막을 순차적으로 제거하여 상기 소자 분리막 상부가 상기 슬로프로 인해 네거티브한 프로파일을 갖도록 하는 단계;
    전체 구조 상부에 제2 폴리실리콘막을 형성하되, 상기 네거티브한 프로파일로 인하여 상기 제2 폴리실리콘막 내에 심이 발생하는 단계;
    포스트 열처리 공정을 실시하여 상기 심을 보이드로 만드는 단계;
    상기 소자 분리막 상부가 노출될 때까지 평탄화 공정을 실시한 후 상기 소자 분리막 상부를 일부 제거하는 단계; 및
    전체 구조 상부에 유전체막 및 제3 폴리실리콘막을 순차적으로 형성하는 단계를 포함하는 낸드 플래시 메모리 소자의 제조방법.
  5. 제1항에 있어서, 상기 질화막 측면의 슬로프는 84도 내지 87도로 하는 낸드 플래시 메모리 소자의 제조방법.
  6. 제1항에 있어서, 상기 포스트 열처리 공정은 RTP 타입 또는 퍼니스 타입을 이용하여 N2, 진공 또는 H2 분위기에서 700℃ 내지 900℃의 온도로 실시하는 낸드 플래시 메모리 소자의 제조방법.
  7. 제1항에 있어서, 상기 평탄화 공정은 CMP 또는 전면 식각 공정으로 실시하는 낸드 플래시 메모리 소자의 제조방법.
  8. 제1항에 있어서, 상기 평탄화 공정시 상기 제2 폴리실리콘막은 400Å 내지 800Å의 두께인 낸드 플래시 메모리 소자의 제조방법.
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