KR20080001372A - 플래시 메모리 소자의 제조방법 - Google Patents
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Abstract
본 발명은 플래시 메모리 소자의 제조방법에 관한 것으로, 플래시 메모리 소자의 소자 분리막을 역사다리꼴 모양의 니플 구조로 형성하여 후속 플로팅 게이트 형성 시 플로팅 게이트 내부에 심(seam)이 생성되도록하고 후속 열공정 및 세정 공정을 통해 보이드(void)를 형성함으로써, 플로팅 게이트간의 캐패시턴스를 감소시켜 인터퍼런스 효과를 감소시키는 플래시 메모리 소자의 제조 방법에 관한 것이다.
플래시, 간섭 효과, 플로팅 게이트, 커플링 비, 심, 보이드
Description
도 1 및 도 2는 종래 기술에 따른 플래시 메모리 소자의 제조 방법을 설명하기 위한 소자의 단면도이다.
도 3은 플래시 메모리 소자의 플로팅 게이트의 높이, 플로팅 게이트 간의 거리에 따른 인터퍼런스와 커플링 비의 관계를 나타내는 그래프이다.
도 4 내지 도 8은 본 발명의 일실시 예에 따른 플래시 메모리 소자의 제조 방법을 설명하기 위한 소자의 단면도이다.
<도면의 주요 부분에 대한 부호 설명>
100 : 반도체 기판 101 : STI 하드마스크 패턴
102 : 트렌치 103 : STI 소자 분리막
104 : 터널 산화막 105 : 플로팅 게이트용 도전막
본 발명은 플래시 메모리 소자의 제조 방법에 관한 것으로, 특히 셀간 인터퍼런스 현상을 감소시키기 위한 플래시 메모리 소자의 제조 방법에 관한 것이다.
NAND형 플래시 메모리 소자는 데이터를 저장하기 위한 다수의 셀이 직렬 연결되어 하나의 스트링을 구성하며, 셀 스트링과 드레인 및 셀 스트링과 소오스 사이에 각각 드레인 선택 트랜지스터 및 소오스 선택 트랜지스터가 형성된다. 이러한 NAND형 플래시 메모리 소자의 셀은 반도체 기판상의 소정 영역에 터널 산화막, 플로팅 게이트, 유전체막 및 콘트롤 게이트가 적층된 게이트를 형성하고, 게이트 양측에 접합부를 형성함으로써 형성된다.
이러한 NAND형 플래시 메모리 소자는 셀의 상태가 인접한 주변 셀의 동작에 의해 영향을 받기 때문에 셀의 상태를 일정하게 유지하는 것이 매우 중요하다. 이러한 인접한 주변 셀의 동작, 특히 프로그램 동작으로 인해 셀의 상태가 변하게 되는 것을 인터퍼런스 효과(interference effect)라 한다. 즉, 인터퍼런스 효과란 독출하려는 제 1 셀과 인접한 제 2 셀을 프로그램하게 되면 제 2 셀의 플로팅 게이트의 차지 변화로 인한 캐패시턴스 작용으로 인해 제 1 셀의 독출시 제 1 셀의 문턱 전압보다 높은 문턱 전압이 독출되는 현상을 일컫는 것으로, 독출 셀의 플로팅 게이트의 차지는 변화하지 않지만, 인접 셀의 상태 변화에 의해 실제 셀의 상태가 왜곡되어 보이는 현상을 일컫는다. 이러한 인터퍼런스 효과로 인해 셀의 상태가 변하게 되며, 이는 불량율을 증가시켜 수율을 저하시키는 결과를 초래한다. 따라서, 인터퍼런스 효과를 최소화하는 것이 셀의 상태를 일정하게 유지하는데 효과적이라 할 수 있다.
도 1 및 도 2는 종래 자기정렬 플로팅 게이트를 갖는 플래쉬 메모리의 제조 방법을 설명하기 위한 소자의 단면도이다.
도 1을 참조하면, 반도체 기판(10) 상에 패턴 형상(pattern profile)이 수직 형상(vertical profile)을 갖는 STI 하드마스크층(shallow trench isolation hard mask layer; 11)을 형성한다. 수직 형상의 STI 하드 마스크층(11)을 이용한 트렌치 식각 공정으로 반도체 기판(10)의 일부분을 식각하여 트렌치(12)를 형성하고, 트렌치(12)를 포함한 전체구조 상에 HDP 산화막(high density plasma oxide film)을 두껍게 증착하고, HDP 산화막을 STI 하드 마스크층(11)이 노출되는 시점까지 식각하여, 트렌치 내부에는 STI 소자 분리막(13)을 형성한다.
도 2를 참조하면, STI 하드 마스크층(11)을 제거하고, 노출된 반도체 기판(10) 상부에 터널 산화막(14) 및 폴리실리콘막(15)을 형성한다.
도 3은 플로팅 게이트간의 높이 및 거리에 따른 인터퍼런스 효과와 커플링 비를 나타내는 그래프이다.
도 3을 참조하면, 게이트간 인터퍼런스는 플로팅 게이트간의 거리와 플로팅 게이트의 높이에 비례한다. 즉, 플로팅 게이트간의 거리가 멀고, 플로팅 게이트의 높이가 감소하면 인터퍼런스는 감소한다. 그러나 이와 반대로 플로팅 게이트의 높이가 감소하면 플로팅 게이트와 콘트롤 게이트의 계면 면적이 감소하여 커플링 비(coupling ratio)가 감소하는 문제점이 발생한다.
본 발명이 이루고자 하는 기술적 과제는 플래시 메모리 소자의 소자 분리막을 역사다리꼴 모양의 니플 구조로 형성하여 후속 플로팅 게이트 형성 시 플로팅 게이트 내부에 심(seam)이 생성되도록 하고, 후속 열공정 및 세정 공정을 통해 보이드(void)를 형성함으로써, 플로팅 게이트간의 캐패시턴스를 감소시켜 인터퍼런스 효과를 감소시키는 플래시 메모리 소자의 제조 방법을 제공하는 데 있다.
본 발명의 일실시 예에 따른 플래시 메모리 소자의 제조 방법은 반도체 기판 상부에 하드 마스크 패턴을 형성하고, 상기 하드 마스크 패턴을 이용한 식각 공정으로 트렌치를 형성하는 단계와, 상기 트렌치 내에 절연막을 형성하여 소자 분리막을 형성하는 단계와, 상기 하드 마스크 패턴을 제거하고, 돌출된 상기 소자 분리막의 역사다리꼴 모양으로 부분 식각하는 단계와, 노출된 상기 반도체 기판 상에 터널 산화막을 형성하고, 플로팅 게이트용 도전막을 형성하되, 상기 플로팅 게이트용 도전막 내에 심이 발생하도록 하는 단계, 및 열처리 공정을 실시하여 상기 심을 보이드로 만드는 단계를 포함한다.
이하, 첨부된 도면을 참조하여 본 발명의 바람직한 실시 예를 설명하기로 한다. 그러나 본 발명은 이하에서 개시되는 실시 예에 한정되는 것이 아니라 서로 다른 다양한 형태로 구현될 수 있으며, 단지 본 실시 예는 본 발명의 개시가 완전하도록 통상의 지식을 가진자에게 발명의 범주를 완전하게 알려주기 위해 제공되는 것이다.
이하, 첨부된 도면을 참조하여 본 발명의 실시 예를 상세히 설명하면 다음과 같다.
도 4 내지 도 8은 본 발명의 일 실시 예에 따른 플래시 메모리 소자의 제조방법을 설명하기 위해 도시한 단면도이다.
도 4를 참조하면, 반도체 기판(100) 상에 STI 하드마스크 패턴(101)을 형성한다. STI 하드마스크 패턴(101)은 질화막으로 형성하는 것이 바람직하다. 그 후, STI 하드마스크 패턴(101)을 이용한 식각 공정으로 반도체 기판(100) 내에 트렌치(102)를 형성한다. 트렌치(102)를 포함한 전체 구조 상에 HDP 산화막(high density plasma oxide film)을 형성하고, HDP 산화막을 STI 하드 마스크 패턴(101)이 노출되는 시점까지 식각하여, 트렌치(102) 내부에는 STI 소자 분리막(103)을 형성한다.
도 5를 참조하면, 식각 공정을 통해 STI 하드 마스크 패턴을 제거하여 상부가 돌출된 STI 소자 분리막(103)을 형성한다. STI 하드 마스크 패턴을 제거하는 공정은 인산(H3PO4)을 이용하여 STI 하드 마스크 패턴을 선택 제거하는 것이 바람직하다.
도 6을 참조하면, 식각 공정을 통해 돌출된 STI 소자 분리막(103)의 상부의 길이(a)가 하부의 길이(b) 보다 길도록 STI 소자 분리막(103)의 측벽을 식각한다. 즉, STI 소자 분리막(103)의 돌출부가 역사다리꼴이 되도록 형성한다.
도 7을 참조하면, 노출된 반도체 기판(100) 상에 터널 산화막(104)을 형성하고, 플로팅 게이트용 도전막(105)을 갭필한다. 이때, STI 소자 분리막(103)의 돌출부가 역사다리꼴이므로 플로팅 게이트용 도전막(105) 내에 심(seam)이 발생한다.
도 8을 참조하면, 열처리 공정을 실시하여 심을 보이드(void)로 만든다.
그 후 도면으로 도시되진 않았지만, STI 소자 분리막 상부가 노출될 때까지 평탄화 공정을 실시한 후, STI 소자 분리막(103) 상부를 일부 식각하여 소자 분리막(103)의 EFH(Effective Field Height)를 조절한다. 이후 전체 구조 상부에 유전체막 및 컨트롤 게이트용 도전막을 순차적으로 형성한다.
상기와 같이 플로팅 게이트를 형성하면, 플로팅 게이트 중앙에 보이드가 형성되어 플로팅 게이트의 면적이 감소하게 된다.
본 발명의 기술 사상은 상기 바람직한 실시 예에 따라 구체적으로 기술되었으나, 상기한 실시 예는 그 설명을 위한 것이며, 그 제한을 위한 것이 아님을 주지하여야 한다. 또한, 본 발명의 기술 분야에서 통상의 전문가라면 본 발명의 기술 사상의 범위 내에서 다양한 실시 예가 가능함을 이해할 수 있을 것이다.
본 발명의 일실시 예에 따르면, 플래시 메모리 소자의 소자 분리막을 역사다리꼴 모양의 니플 구조로 형성하여 후속 플로팅 게이트 형성 시 플로팅 게이트 내부에 심(seam)이 생성되도록 하고, 후속 열공정 및 세정 공정을 통해 보이드(void) 를 형성함으로써, 플로팅 게이트간의 캐패시턴스를 감소시켜 인터퍼런스 효과를 감소시킬 수 있다.
Claims (4)
- 반도체 기판 상부에 하드 마스크 패턴을 형성하고, 상기 하드 마스크 패턴을 이용한 식각 공정으로 트렌치를 형성하는 단계;상기 트렌치 내에 절연막을 형성하여 소자 분리막을 형성하는 단계;상기 하드 마스크 패턴을 제거하고, 돌출된 상기 소자 분리막의 역사다리꼴 모양으로 부분 식각하는 단계;노출된 상기 반도체 기판 상에 터널 산화막을 형성하고, 플로팅 게이트용 도전막을 형성하되, 상기 플로팅 게이트용 도전막 내에 심이 발생하도록 하는 단계; 및열처리 공정을 실시하여 상기 심을 보이드로 만드는 단계를 포함하는 플래시 메모리 소자의 제조 방법.
- 제 1 항에 있어서, 상기 보이드 형성 후, 상기 소자 분리막 상부가 노출될 때까지 평탄화 공정을 실시한 후 상기 소자 분리막 상부를 일부 제거하여 상기 소자 분리막의 EFH를 조절하는 단계; 및전체 구조 상부에 유전체막 및 콘트롤 게이트용 도전막을 순차적으로 형성하는 단계를 더 포함하는 플래시 메모리 소자의 제조방법.
- 제 1 항에 있어서, 상기 하드 마스크 패턴은 질화막으로 형성하는 플래시 메모리 소자의 제조방법.
- 제 1 항에 있어서, 상기 하드 마스크 패턴 제거 공정은 인산(H3PO4)을 이용하여 실시하는 플래시 메모리 소자의 제조방법.
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