KR20100041308A - 반도체 메모리 소자의 제조 방법 - Google Patents

반도체 메모리 소자의 제조 방법 Download PDF

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Abstract

본 발명은 반도체 메모리 소자의 제조 방법에 관한 것으로, 선택 트랜지스터 영역 및 메모리 셀 영역을 포함하는 반도체 기판 상에 터널 절연막, 플로팅 게이트용 도전막, 및 유전체막을 형성하는 단계와, 상기 선택 트랜지스터 영역의 유전체막 및 상기 메모리 셀영역의 게이트 사이의 공간에 형성된 상기 유전체막을 식각하는 단계와, 상기 유전체막을 포함하는 전체 구조 상부에 콘트롤 게이트용 도전막 및 금속 게이트막을 형성하는 단계, 및 상기 금속 게이트막, 상기 콘트롤 게이트용 도전막, 상기 유전체막, 플로팅 게이트용 도전막을 식각하여 선택 트랜지스터 게이트 패턴 및 메모리 셀 게이트 패턴을 형성하는 단계를 포함하는 반도체 메모리 소자의 제조 방법을 개시한다.
유전체막 콘택, EFH, 식각

Description

반도체 메모리 소자의 제조 방법{Method for manufacturing of semiconductor memory device}
본 발명은 반도체 메모리 소자의 제조 방법에 관한 것으로, 특히 게이트 패턴을 형성을 포함하는 반도체 메모리 소자의 제조 방법에 관한 것이다.
반도체 메모리 소자 중 플래시 메모리 소자의 게이트 형성방법에 있어서, 반도체 기판의 소정영역에 게이트 형성용 막 증착 후 게이트 정의용 마스크를 상기 게이트정의용 막 상부 소정영역에 형성한다. 상기 게이트 정의용 패턴을 식각마스크로 상기 게이트정의용 막을 패터닝하여 게이트 패턴을 형성한다.
도 1a를 참조하면, 반도체 기판(10) 상에 게이트정의용 막을 적층하여 형성한 후, 식각 마스크로 상기 게이트정의용 막을 패터닝하여 선택 트랜지스터용 게이트 패턴(ST) 및 다수의 메모리 셀 게이트 패턴(Cell)을 형성한다.
이때 선택 트랜지스터용 게이트 패턴(ST)과 선택 트랜지스터용 게이트 패턴(ST)과 인접한 메모리 셀 게이트 패턴(Cell) 간의 간격(A)은 메모리 셀 게이트 패턴(Cell)들 간의 간격(B) 보다 넓게 형성하게 된다. 이로 인하여 게이트 패턴 식각 공정시 A 영역이 B 영역 보다 더 많이 식각되어 반도체 기판(10)이 식각 손상을 받게 된다.
또한, 도 1b를 참조하게 되면 선택 트랜지스터용 게이트 패턴(ST)과 선택 트랜지스터용 게이트 패턴(ST)과 인접한 메모리 셀 게이트 패턴(Cell) 간의 소자 분리 영역(A')이 메모리 셀 게이트 패턴(Cell)들 간의 소자 분리 영역(B') 보다 넓게 형성되어 게이트 패턴 식각 공정시 소자 분리막(12)의 상단부가 소자 분리 영역(B')보다 소자 분리 영역(A')에서 더 많이 식각되어 유효 필드 산화막 높이가 낮아지게 된다. 이로 인하여 반도체 메모리 소자의 전기적 특성이 저하된다.
도 1c 및 도 1d를 참조하면, 반도체 기판의 식각 손상 및 유효 필드 산화막 높이의 변화에 따라, 선택 트랜지스터와 인접한 메모리 셀의 문턱 전압 분포가 다른 메모리 셀의 문턱 전압 보다 높아 문턱 전압 분포가 넓게 형성되는 것을 나타낸다.
본 발명이 이루고자 하는 기술적 과제는 선택 트랜지스터의 유전체막 콘택 형성 공정시 메모리 셀들간의 공간에 형성된 유전체막을 식각하여 후속 게이트 패턴 식각 공정시 선택 트랜지스터와 메모리 셀 간의 공간이 메모리 셀들 간의 간격보다 넓어 더 식각 되는 것을 방지할 수 있는 반도체 메모리 소자의 제조 방법을 제공하는 데 있다.
본 발명의 일실시 예에 따른 반도체 메모리 소자의 제조 방법은 선택 트랜지스터 영역 및 메모리 셀 영역을 포함하는 반도체 기판 상에 터널 절연막, 플로팅 게이트용 도전막, 및 유전체막을 형성하는 단계와, 상기 선택 트랜지스터 영역의 유전체막 및 상기 메모리 셀영역의 게이트 사이의 공간에 형성된 상기 유전체막을 식각하는 단계와, 상기 유전체막을 포함하는 전체 구조 상부에 콘트롤 게이트용 도전막 및 금속 게이트막을 형성하는 단계, 및 상기 금속 게이트막, 상기 콘트롤 게이트용 도전막, 상기 유전체막, 플로팅 게이트용 도전막을 식각하여 선택 트랜지스터 게이트 패턴 및 메모리 셀 게이트 패턴을 형성하는 단계를 포함한다.
상기 메모리 셀영역의 게이트 사이의 공간에 형성된 상기 금속 게이트막의 높이는 상기 메모리 셀영역과 상기 선택 트랜지스터 영역 사이의 공간에 형성된 상기 금속 게이트막의 높이보다 낮다.
상기 선택 트랜지스터 게이트 패턴과, 상기 선택 트랜지스터 게이트 패턴과 인접한 상기 메모리 셀 게이트 패턴간의 간격은 상기 메모리 셀 게이트 패턴들 사이의 간격보다 넓다.
상기 플로팅 게이트용 도전막을 형성한 후, STI 공정을 이용하여 상기 반도체 기판의 소자 분리 영역에 소자 분리막을 형성하는 단계를 더 포함한다.
상기 선택 트랜지스터 게이트 패턴과, 상기 선택 트랜지스터 게이트 패턴과 인접한 상기 메모리 셀 게이트 패턴 사이에 형성된 상기 소자 분리막의 넓이는 상기 메모리 셀 게이트 패턴들 사이에 형성된 상기 소자 분리막의 넓이보다 넓다.
본 발명의 일실시 예에 따르면, 선택 트랜지스터의 유전체막 콘택 형성 공정시 메모리 셀들간의 공간에 형성된 유전체막을 식각하여 후속 게이트 패턴 식각 공정시 선택 트랜지스터와 메모리 셀 간의 공간이 메모리 셀들 간의 간격보다 넓어 더 식각 되는 것을 방지할 수 있다. 이로 인하여 반도체 기판의 식각 손상을 방지하고, 소자 분리막의 유효 필드 산화막 높이를 균일하게 형성 가능하여 소자의 전기적 특성을 개선할 수 있다.
이하, 첨부된 도면을 참조하여 본 발명의 바람직한 실시예를 설명하기로 한다. 그러나, 본 발명은 이하에서 개시되는 실시예에 한정되는 것이 아니라 서로 다 른 다양한 형태로 구현될 수 있으며, 본 발명의 범위가 다음에 상술하는 실시예에 한정되는 것은 아니다. 단지 본 실시예는 본 발명의 개시가 완전하도록 하며 통상의 지식을 가진 자에게 발명의 범주를 완전하게 알려주기 위해 제공되는 것이며, 본 발명의 범위는 본원의 특허청구범위에 의해서 이해되어야 한다.
도 2a 내지 도 2d는 본 발명의 일실시 예에 따른 반도체 소자의 제조 방법을 설명하기 위한 소자의 단면도이다.
도 2a를 참조하면, 반도체 기판(100) 상에 터널 절연막(101), 플로팅 게이트용 도전막(102)을 형성한다. 터널 절연막(101)은 산화막으로 형성하는 것이 바람직하다. 플로팅 게이트용 도전막(102)은 불순물이 함유되지 않은 비정질 폴리 실리콘막과 불순물이 함유된 폴리 실리콘막으로 구성된 이중막으로 형성하는 것이 바람직하다.
이 후, 도면으로 도시되지 않았지만, 반도체 기판(100)의 소자 분리 영역이 노출되도록 식각한 후 소자 분리용 트렌치를 형성하고 이를 절연막으로 채워 소자 분리막을 형성하는 STI(Shallow Trench Isolation) 공정을 실시할 수 있다.
이 후, 플로팅 게이트용 도전막(102) 상에 유전체막(103)을 형성한다. 유전체막(103)은 제1 산화막(103a), 질화막(103b), 및 제2 산화막(103c)이 순차적으로 적층된 ONO 구조로 형성하는 것이 바람직하다.
도 2b를 참조하면, 유전체막(103) 상에 선택 트랜지스터 영역(ST)의 유전체막 콘택을 형성하기 위한 식각 마스크 패턴(104)을 형성한다. 이때 식각 마스크 패 턴(104)은 선택 트랜지스터 영역(ST)의 콘택 영역 및 메모리 셀 들간의 공간이 오픈되도록 형성하는 것이 바람직하다.
이 후, 식각 마스크 패턴(104)을 이용한 식각 공정을 실시하여 유전체막(103)을 식각한다.
도 2c를 참조하면, 패터닝된 유전체막(103)을 포함한 전체 구조 상에 콘트롤 게이트용 도전막(105), 금속 게이트막(106), 및 하드 마스크 패턴(107)을 순차적으로 적층하여 형성한다.
콘트롤 게이트용 도전막(105)은 선택 트랜지스터 영역에서 상술한 유전체막 콘택 형성을 위한 식각 공정에 의해 플로팅 게이트용 도전막(102)과 연결된다.
도 2d를 참조하면, 하드 마스크 패턴(107)을 이용한 식각 공정을 실시하여 선택 트랜지스터의 게이트 패턴 및 메모리 셀의 게이트 패턴을 형성한다.
이때 선택 트랜지스터의 게이트 패턴과 메모리 셀의 게이트 패턴간의 간격이 메모리 셀의 게이트 패턴들 간의 간격보다 넓게 형성되어도 메모리 셀의 게이트 패턴 형성 공정시 게이트 패턴들 사이의 공간에는 유전체막(103)이 제거되어 있어 선택 트랜지스터의 게이트 패턴과 메모리 셀의 게이트 패턴간의 영역의 식각되는 양을 조절할 수 있다. 이로써 반도체 기판(100)이 식각 손상되는 것을 억제할 수 있다.
또한 식각 공정시 선택 트랜지스터의 게이트 패턴과 메모리 셀의 게이트 패턴 사이에 형성된 소자 분리막의 상단부와 메모리 셀의 게이트 패턴들 사이에 형성된 소자 분리막의 상단부가 균일하게 식각되어 소자의 유효 필드 산화막 높 이(EFH;Effective Field oxide Height)를 균일하게 유지할 수 있다.
이로 인하여 소자의 프로그램 소거 동작시 문턱 전압 분포를 개선하여 전기적 특성을 개선할 수 있다.
도 2e는 도 2d에 도시된 공정 단계를 진행할 경우 소자의 워드라인 단면도이다. 도 2e를 참조하면, 소자 분리막이 넓은 지역이 유전체막(103) 식각 공정으로 인하여 오픈되어 EFH 공정시 타 지역과 균일하게 유효 필드 산화막 높이를 제어할 수 있다.
도 1a 및 도 1b는 종래 기술에 따른 반도체 메모리 소자의 제조 방법을 설명하기 위한 소자의 단면도이다.
도 1c 및 도 1d는 종래 기술에 따른 문제점을 설명하기 위한 소자의 문턱 전압 분포 그래프이다.
도 2a 내지 도 2d는 본 발명의 일실시 예에 따른 반도체 소자의 제조 방법을 설명하기 위한 소자의 단면도이다.
<도면의 주요 부분에 대한 부호 설명>
100 : 반도체 기판 101 : 터널 절연막
102 : 플로팅 게이트용 도전막 103 : 유전체막
104 : 식각 마스크 패턴 105 : 콘트롤 게이트용 도전막
106 : 금속 게이트막 107 : 하드 마스크 패턴

Claims (6)

  1. 선택 트랜지스터 영역 및 메모리 셀 영역을 포함하는 반도체 기판 상에 터널 절연막, 플로팅 게이트용 도전막, 및 유전체막을 형성하는 단계;
    상기 선택 트랜지스터 영역의 유전체막 및 상기 메모리 셀영역의 게이트 사이의 공간에 형성된 상기 유전체막을 식각하는 단계;
    상기 유전체막을 포함하는 전체 구조 상부에 콘트롤 게이트용 도전막 및 금속 게이트막을 형성하는 단계; 및
    상기 금속 게이트막, 상기 콘트롤 게이트용 도전막, 상기 유전체막, 플로팅 게이트용 도전막을 식각하여 선택 트랜지스터 게이트 패턴 및 메모리 셀 게이트 패턴을 형성하는 단계를 포함하는 반도체 메모리 소자의 제조 방법.
  2. 제 1 항에 있어서,
    상기 선택 트랜지스터 게이트 패턴과, 상기 선택 트랜지스터 게이트 패턴과 인접한 상기 메모리 셀 게이트 패턴간의 간격은 상기 메모리 셀 게이트 패턴들 사이의 간격보다 넓은 반도체 메모리 소자의 제조 방법.
  3. 제 1 항에 있어서,
    상기 플로팅 게이트용 도전막을 형성한 후, STI 공정을 이용하여 상기 반도체 기판의 소자 분리 영역에 소자 분리막을 형성하는 단계를 더 포함하는 반도체 메모리 소자의 제조 방법.
  4. 제 3 항에 있어서,
    상기 선택 트랜지스터 게이트 패턴과, 상기 선택 트랜지스터 게이트 패턴과 인접한 상기 메모리 셀 게이트 패턴 사이에 형성된 상기 소자 분리막의 넓이는 상기 메모리 셀 게이트 패턴들 사이에 형성된 상기 소자 분리막의 넓이보다 넓은 반도체 메모리 소자의 제조 방법.
  5. 셀과 인접한 트랜지스터 영역 및 셀 영역을 포함하는 반도체 기판 상에 제1 도전막, 및 유전체막을 형성하는 단계;
    상기 트랜지스터 영역의 유전체막을 식각하여 상기 제1 도전막을 노출시키는 동시에 상기 셀 영역의 게이트 패턴 형성 공정시 식각 되는 부분에 형성된 상기 유전체막을 식각하는 단계;
    상기 유전체막을 포함하는 전체 구조 상부에 제2 도전막을 형성하는 단계; 및
    상기 제2 도전막, 상기 유전체막, 상기 제1 도전막을 식각하여 트랜지스터 게이트 패턴 및 셀 게이트 패턴을 형성하는 단계를 포함하는 반도체 메모리 소자의 제조 방법.
  6. 제 5 항에 있어서,
    상기 트랜지스터 게이트 패턴과, 상기 트랜지스터 게이트 패턴과 인접한 상기 셀 게이트 패턴 간의 간격은 상기 셀 게이트 패턴들 사이의 간격보다 넓은 반도체 메모리 소자의 제조 방법.
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* Cited by examiner, † Cited by third party
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CN105336695A (zh) * 2014-05-29 2016-02-17 中芯国际集成电路制造(上海)有限公司 半导体器件的形成方法

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