KR20090008582A - 플래시 메모리 소자의 제조 방법 - Google Patents
플래시 메모리 소자의 제조 방법 Download PDFInfo
- Publication number
- KR20090008582A KR20090008582A KR1020070071643A KR20070071643A KR20090008582A KR 20090008582 A KR20090008582 A KR 20090008582A KR 1020070071643 A KR1020070071643 A KR 1020070071643A KR 20070071643 A KR20070071643 A KR 20070071643A KR 20090008582 A KR20090008582 A KR 20090008582A
- Authority
- KR
- South Korea
- Prior art keywords
- film
- conductive
- conductive film
- insulating
- oxidation
- Prior art date
Links
- 238000004519 manufacturing process Methods 0.000 title claims abstract description 13
- 238000000034 method Methods 0.000 claims abstract description 76
- 229910052721 tungsten Inorganic materials 0.000 claims abstract description 38
- 239000010937 tungsten Substances 0.000 claims abstract description 38
- WFKWXMTUELFFGS-UHFFFAOYSA-N tungsten Chemical compound [W] WFKWXMTUELFFGS-UHFFFAOYSA-N 0.000 claims abstract description 23
- 238000005530 etching Methods 0.000 claims abstract description 22
- 238000000137 annealing Methods 0.000 claims abstract description 21
- 230000003064 anti-oxidating effect Effects 0.000 claims abstract description 20
- -1 tungsten nitride Chemical class 0.000 claims abstract description 15
- 239000004065 semiconductor Substances 0.000 claims abstract description 12
- 239000000758 substrate Substances 0.000 claims abstract description 12
- 230000004888 barrier function Effects 0.000 claims description 17
- 239000003963 antioxidant agent Substances 0.000 claims description 13
- 230000003078 antioxidant effect Effects 0.000 claims description 13
- 238000005229 chemical vapour deposition Methods 0.000 claims description 11
- 238000005240 physical vapour deposition Methods 0.000 claims description 9
- 238000000059 patterning Methods 0.000 claims description 7
- 239000005368 silicate glass Substances 0.000 claims description 6
- BPQQTUXANYXVAA-UHFFFAOYSA-N Orthosilicate Chemical compound [O-][Si]([O-])([O-])[O-] BPQQTUXANYXVAA-UHFFFAOYSA-N 0.000 claims description 3
- 239000000463 material Substances 0.000 claims description 3
- 230000003647 oxidation Effects 0.000 abstract description 12
- 238000007254 oxidation reaction Methods 0.000 abstract description 12
- 230000002159 abnormal effect Effects 0.000 abstract description 10
- 238000002955 isolation Methods 0.000 description 9
- 125000006850 spacer group Chemical group 0.000 description 9
- 238000000151 deposition Methods 0.000 description 6
- 230000008021 deposition Effects 0.000 description 6
- 230000000694 effects Effects 0.000 description 6
- QVGXLLKOCUKJST-UHFFFAOYSA-N atomic oxygen Chemical compound [O] QVGXLLKOCUKJST-UHFFFAOYSA-N 0.000 description 4
- 239000001301 oxygen Substances 0.000 description 4
- 229910052760 oxygen Inorganic materials 0.000 description 4
- IJGRMHOSHXDMSA-UHFFFAOYSA-N Atomic nitrogen Chemical compound N#N IJGRMHOSHXDMSA-UHFFFAOYSA-N 0.000 description 2
- 239000011810 insulating material Substances 0.000 description 2
- 150000004767 nitrides Chemical class 0.000 description 2
- 229910021420 polycrystalline silicon Inorganic materials 0.000 description 2
- 229920005591 polysilicon Polymers 0.000 description 2
- 229910004298 SiO 2 Inorganic materials 0.000 description 1
- VYPSYNLAJGMNEJ-UHFFFAOYSA-N Silicium dioxide Chemical compound O=[Si]=O VYPSYNLAJGMNEJ-UHFFFAOYSA-N 0.000 description 1
- XUIMIQQOPSSXEZ-UHFFFAOYSA-N Silicon Chemical compound [Si] XUIMIQQOPSSXEZ-UHFFFAOYSA-N 0.000 description 1
- 230000015572 biosynthetic process Effects 0.000 description 1
- 239000003990 capacitor Substances 0.000 description 1
- 238000006243 chemical reaction Methods 0.000 description 1
- 230000007423 decrease Effects 0.000 description 1
- 239000003989 dielectric material Substances 0.000 description 1
- 238000011065 in-situ storage Methods 0.000 description 1
- 238000009413 insulation Methods 0.000 description 1
- 230000010354 integration Effects 0.000 description 1
- 229910052751 metal Inorganic materials 0.000 description 1
- 239000002184 metal Substances 0.000 description 1
- 238000011160 research Methods 0.000 description 1
- 229910052710 silicon Inorganic materials 0.000 description 1
- 239000010703 silicon Substances 0.000 description 1
- 229910052814 silicon oxide Inorganic materials 0.000 description 1
Images
Classifications
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10B—ELECTRONIC MEMORY DEVICES
- H10B41/00—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates
- H10B41/30—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates characterised by the memory core region
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
- H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
- H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
- H01L21/28—Manufacture of electrodes on semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/268
- H01L21/28008—Making conductor-insulator-semiconductor electrodes
- H01L21/28017—Making conductor-insulator-semiconductor electrodes the insulator being formed after the semiconductor body, the semiconductor being silicon
- H01L21/28158—Making the insulator
- H01L21/28167—Making the insulator on single crystalline silicon, e.g. using a liquid, i.e. chemical oxidation
- H01L21/28185—Making the insulator on single crystalline silicon, e.g. using a liquid, i.e. chemical oxidation with a treatment, e.g. annealing, after the formation of the gate insulator and before the formation of the definitive gate conductor
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
- H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
- H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
- H01L21/30—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26
- H01L21/31—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26 to form insulating layers thereon, e.g. for masking or by using photolithographic techniques; After treatment of these layers; Selection of materials for these layers
- H01L21/3205—Deposition of non-insulating-, e.g. conductive- or resistive-, layers on insulating layers; After-treatment of these layers
- H01L21/321—After treatment
- H01L21/3213—Physical or chemical etching of the layers, e.g. to produce a patterned layer from a pre-deposited extensive layer
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
- H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
- H01L21/76—Making of isolation regions between components
- H01L21/764—Air gaps
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10B—ELECTRONIC MEMORY DEVICES
- H10B69/00—Erasable-and-programmable ROM [EPROM] devices not provided for in groups H10B41/00 - H10B63/00, e.g. ultraviolet erasable-and-programmable ROM [UVEPROM] devices
Landscapes
- Engineering & Computer Science (AREA)
- Computer Hardware Design (AREA)
- Power Engineering (AREA)
- Microelectronics & Electronic Packaging (AREA)
- Physics & Mathematics (AREA)
- Manufacturing & Machinery (AREA)
- Condensed Matter Physics & Semiconductors (AREA)
- General Physics & Mathematics (AREA)
- Chemical Kinetics & Catalysis (AREA)
- Chemical & Material Sciences (AREA)
- General Chemical & Material Sciences (AREA)
- Crystallography & Structural Chemistry (AREA)
- Semiconductor Memories (AREA)
- Non-Volatile Memory (AREA)
- Internal Circuitry In Semiconductor Integrated Circuit Devices (AREA)
Abstract
본 발명은 플래시 메모리 소자의 제조 방법에 관한 것으로, 오버행 형상을 갖는 절연막을 이용하여 후속한 워드라인 사이의 산화막 내부에 에어갭(air-gap)을 형성하여 인접한 워드라인 간에 간섭 효과를 개선하고, 컨트롤 게이트용 텅스텐막(W)의 측벽에 텅스텐 질화막(WN)을 형성하여 후속한 어닐링 공정 시 텅스텐막의 이상산화(abnormal oxidation)를 방지하면서 텅스텐막의 단면적을 증가시킴으로써, 로버스트(robust)한 하이 스피드(high speed) 소자를 구현할 수 있다.
이상산화, 텅스텐 질화막, 로버스트, 오버행, 에어갭, 간섭
Description
본 발명은 플래시 메모리 소자의 제조 방법에 관한 것으로, 인접한 워드라인 간 간섭 효과를 개선하고 컨트롤 게이트용 도전막의 이상산화(abnormal oxidation)를 방지할 수 있는 플래시 메모리 소자의 제조 방법에 관한 것이다.
플래시 메모리 소자는 전원의 공급을 중단하여도 데이터(data)를 보유하는 특성을 가지는 메모리 소자이다. 이러한 플래시 메모리 소자는 채널의 문턱 전압(Threshold Voltage; Vth) 차이를 구현하기 위해서 전하가 트랩되는 전하트랩층(charge trapping layer)을 게이트(gate)와 채널(channel) 사이에 구비하고 있다. 전하트랩층에 전하가 주입된 상태, 즉, 프로그램(program) 상태이거나, 또는 전자가 방출된 소거(erase) 상태에 따라 문턱 전압(Vth)은 달라진다. 이에 따라, 채널을 턴온(turn-on)하기 위한 게이트 전압(Vg)이 달라지게 된다. 이와 같이 전하트랩층에 트랩 또는 저장되는 전하에 의해서 문턱 전압(Vth)이 달라지는 개념을 이용하여 플래시 메모리 소자의 동작이 구현되고 있다.
최근에는 소자의 고집적화와 동시에 고속화가 요구됨에 따라 비저항이 낮은 텅스텐막(W)을 이용하여 컨트롤 게이트를 형성하고 있다. 그러나 텅스텐막으로 컨트롤 게이트를 형성할 경우 후속한 어닐링 공정 시 텅스텐과 스페이서로 사용되는 산화막의 산소가 반응하여 텅스텐막이 산화되는 이상산화(abnormal oxidation)가 발생된다. 이러한 텅스텐막의 이상산화는 공정 완료 후 소자의 신뢰성 확보에 있어 큰 문제로 작용하고 있다.
또한, 소자가 고집적화됨에 따라 소자 분리막의 폭이 줄어들어 인접한 워드라인 간 및 인접한 플로팅 게이트 간의 간 간격이 가까워져 워드라인 방향 및 비트라인 방향 등으로 간섭 커패시터(interference capacitor)에 의한 간섭 효과가 발생되어 셀 문턱전압(Vth) 쉬프트(shift)가 심화되고, 이로 인해 정상적인 셀 동작이 어려워지고 있다. 일반적으로, 플로팅 게이트 사이의 절연막은 산화막으로 형성하고 있는데, 산화막은 유전 상수 4.2로서 스페이서를 형성하는데 있어 커패시턴스 값을 낮추는데 어려움이 있다. 이로 인해, 플로팅 게이트 사이를 산화막 대신 저유전 물질로 형성하는 연구가 진행되고 있으나 근본적인 문제를 해결하기에는 어려움이 있다.
본 발명은 인접한 워드라인 간에 간섭 효과를 개선하고, 컨트롤 게이트용 도전막의 이상산화(abnormal oxidation)를 방지하여 로버스트(robust)한 하이 스피드(high speed) 소자를 구현할 수 있는 플래시 메모리 소자의 제조 방법을 제공함에 있다.
본 발명의 일 실시예에 따른 플래시 메모리 소자의 제조 방법은, 터널 절연막, 제1 도전막, 유전체막 및 제2 도전막이 형성된 반도체 기판이 제공되는 단계, 제2 도전막 및 유전체막을 패터닝하는 단계, 패터닝된 제2 도전막 및 유전체막을 포함한 제1 도전막 상에 산화 방지막을 형성하는 단계, 제1 도전막을 식각하면서 산화 방지막도 함께 식각하여 산화 방지막을 제2 도전막의 측벽에 잔류시키는 단계, 잔류된 산화 방지막을 감싸면서 상부에 오버행(overhang) 형상을 갖는 제1 절연막을 형성하는 단계, 및 인접한 제1 도전막 간 양측벽의 제1 절연막 사이에 에어갭(air-gap)을 갖는 제2 절연막을 형성하는 단계를 포함한다.
상기에서, 제2 도전막은 텅스텐막(W)으로 형성된다. 산화 방지막은 텅스텐 질화막(WN)으로 형성된다. 산화 방지막은 화학기상증착(Chemical Vapor Deposition; CVD) 방법 또는 물리기상증착(Physical Vapor Deposition; PVD) 방법을 이용하여 형성된다. 산화 방지막은 CVD 방법을 이용하여 80 내지 100Å의 두께로 형성되거나 PVD 방법을 이용하여 200 내지 300Å의 두께로 형성된다. 산화 방지 막은 제2 도전막의 측벽에 20 내지 50Å의 두께로 잔류된다.
제1 절연막은 매립 특성이 좋지 않은 절연막으로 형성되며, O3-TEOS(Tetra Ortho Silicate Glass)막 또는 USG(Undoped Silicate Glass)막이 이용된다. 제1 절연막은 CVD 방법을 이용하여 300 내지 500Å의 두께로 형성된다. 제2 절연막은 HDP(High Density Plasma) 산화막으로 형성된다.
제1 절연막 형성 시 오버행 형상이 서로 맞닿을 경우 추가 식각 공정을 실시하여 오버행 형상을 일부 제거하는 단계를 더욱 수행한다. 제2 도전막 형성 전, 유전체막 상에 배리어층을 형성하는 단계를 더욱 수행한다. 배리어층은 텅스텐 질화막(WN)으로 형성된다. 제2 도전막 패터닝 전, 제2 도전막 상에 하드 마스크를 형성하는 단계를 더욱 수행한다. 하드 마스크는 후속한 어닐링 공정 시 제2 도전막과 반응하지 않는 물질로 형성된다. 제1 도전막 패터닝 시 하드 마스크를 일부 잔류시킨다.
제2 절연막 형성 후 어닐링 공정을 실시하는 단계를 더욱 수행한다. 어닐링 공정 완료 후 잔류된 산화 방지막 및 배리어층의 텅스텐 질화막이 텅스텐막으로 변경되어 제2 도전막의 단면적이 증가된다.
본 발명은 컨트롤 게이트용 텅스텐막(W)의 측벽에 텅스텐 질화막(WN)을 형성하여 후속한 어닐링 공정 시 텅스텐막의 이상산화(abnormal oxidation)를 방지하면서 최종적으로 형성되는 컨트롤 게이트의 단면적을 증가시킴으로써, 로버스 트(robust)한 하이 스피드(high speed) 소자를 구현할 수 있다.
본 발명은 컨트롤 게이트용 텅스텐막(W) 하부에 텅스텐 질화막(WN)으로 배리어층 형성 시 후속한 어닐링 공정에서 텅스텐 질화막이 텅스텐막으로 변경되어 최종적으로 형성되는 컨트롤 게이트의 단면적을 더욱 증가시킴으로써, 더욱 하이 스피드한 소자를 구현할 수 있다.
또한, 본 발명은 인접한 워드라인 및 플로팅 게이트 사이에 에어갭(air-gap)을 형성함으로써, 인접한 워드라인 간 간섭 커패시턴스를 감소시켜 인접한 워드라인 간 간섭 효과를 개선함에 따라 하이 스피드(high speed) 소자를 구현할 수 있다.
이하, 첨부된 도면들을 참조하여 본 발명의 일 실시예를 보다 상세히 설명한다. 그러나, 본 발명의 실시예들은 여러 가지 다른 형태로 변형될 수 있으며, 본 발명의 범위가 아래에서 상술하는 실시예들로 인해 한정되어지는 것으로 해석되어져서는 안되며, 당업계에서 보편적인 지식을 가진 자에게 본 발명을 보다 완전하게 설명하기 위해서 제공되어지는 것으로 해석되는 것이 바람직하다.
도 1a 내지 도 1g는 본 발명의 일 실시예에 따른 플래시 메모리 소자의 제조 방법을 설명하기 위하여 공정 순서대로 도시한 단면도들이다.
도 1a를 참조하면, 반도체 기판(100) 상에 터널 절연막(102) 및 제1 도전막(104)을 형성한다. 터널 절연막(102)은 실리콘 산화막(SiO2)으로 형성할 수 있으 며, 이 경우 산화(oxidation) 공정으로 형성할 수 있다. 제1 도전막(104)은 플로팅 게이트로 사용하기 위한 것으로, 폴리실리콘막, 금속막 또는 이들의 적층막으로 형성할 수 있으며, 바람직하게 폴리실리콘막으로 형성할 수 있다. 이후, 마스크(미도시)를 이용한 식각 공정으로 소자 분리 영역의 제1 도전막(104) 및 터널 절연막(102)을 식각하여 일 방향(비트라인 방향)으로 패터닝한다. 이로써, 소자 분리 영역의 반도체 기판(100)이 노출된다. 그런 다음, 소자 분리 영역에 노출된 반도체 기판(100)을 일정 깊이로 식각한다. 이로써, 반도체 기판(100)의 소자 분리 영역에 트렌치(미도시)가 형성된다. 계속해서, 트렌치가 채워지도록 트렌치를 포함한 반도체 기판(100) 상에 절연 물질을 증착하여 절연막을 형성한 후 평탄화 공정을 실시하여 트렌치 영역에 소자 분리막(미도시)을 형성한다. 그리고 나서, 소자 분리막의 유효 필드 산화막 높이(Effective Field oxide Height; EFH)를 제어하기 위하여 추가 식각 공정을 실시할 수 있다.
이어서, 제1 도전막(104) 및 소자 분리막을 포함한 반도체 기판(100) 상에 유전체막(106), 배리어층(Barrier layer; 108), 제2 도전막(110) 및 하드 마스크(112)를 순차적으로 형성한다. 여기서, 유전체막(106)은 제1 산화막(106a), 질화막(106b) 및 제2 산화막(106c)의 ONO(Oxide-Nitride-Oxide) 적층막으로 형성할 수 있다. 제2 도전막(110)은 컨트롤 게이트로 사용하기 위한 것으로, 하이 스피드(high speed) 소자를 구현하고 인접한 셀 간 간섭(interference) 현상을 개선하기 위하여 텅스텐막(W)으로 형성할 수 있다. 한편, 배리어층(108)은 제2 도전막(110) 형성을 위한 배리어로 사용하기 위한 것으로, 텅스텐 질화막(WN)으로 형성 할 수 있다. 이때, 배리어층(108) 및 제2 도전막(110)은 물리기상증착(Physical Vapor Deposition; PVD) 방법을 이용하여 형성하며, 배리어층(108)을 형성한 후 인-시튜(in-situ) 공정으로 제2 도전막(110)을 형성한다.
하드 마스크(112)는 후속한 게이트 식각 공정 시 제2 도전막(110)의 식각 손상을 방지하기 위한 것으로, 후속한 어닐링 공정 시 텅스텐막으로 형성된 컨트롤 게이트용 제2 도전막(110)과 반응하지 않는 물질을 이용하여 형성할 수 있으며, 실리콘 산화질화막(SiON)으로 형성할 수 있다.
도 1b를 참조하면, 마스크(미도시)를 이용한 식각 공정으로 하드 마스크(112), 제2 도전막(110) 및 배리어층(108)을 식각하여 소자 분리막과 교차하는 방향으로 패터닝한다. 이로써, 제2 도전막(110)으로 이루어진 컨트롤 게이트(110a)가 형성되며, 서로 다른 스트링에 형성된 셀의 컨트롤 게이트(110a)가 연결되어 워드라인이 형성된다. 그리고, 유전체막(106)이 노출된다. 한편, 식각 과정에서 하드 마스크(112)도 일부 두께만큼 식각될 수 있다.
도 1c를 참조하면, 노출된 유전체막(106)을 식각 공정으로 패터닝한다. 이로써, 제1 도전막(104)이 노출된다. 한편, 식각 과정에서 제1 도전막(104)이 일부 식각될 수도 있다.
이어서, 컨트롤 게이트(110a) 및 하드 마스크(112)를 포함한 제1 도전막(104) 상에 산화 방지막(114)을 형성한다. 산화 방지막(114)은 후속한 어닐링(annealing) 공정 시 텅스텐막(W)으로 형성된 컨트롤 게이트(110a)의 텅스텐(W)이 후속 형성되는 스페이서용 산화막의 산소(oxide)와 반응하는 이상산화(abnormal oxidation) 현상을 방지하기 위하여 형성하는 것으로, 바람직하게 텅스텐 질화막(WN)으로 형성할 수 있다.
이때, 텅스텐 질화막(WN)은 화학기상증착(Chemical Vapor Deposition; CVD) 방법 또는 PVD 방법을 이용하여 형성할 수 있으며, 후속 진행될 게이트 식각 공정을 완료한 후 컨트롤 게이트(110a)의 측벽에 산화 방지막(114)이 잔류되어 컨트롤 게이트(110a)의 측벽이 보호될 수 있을 정도의 두께로 형성한다. 바람직하게, 산화 방지막(114)은 CVD 방법을 이용하여 증착할 경우 80 내지 100Å의 두께로 형성하고, PVD 방법을 이용하여 증착할 경우 200 내지 300Å의 두께로 형성할 수 있다.
도 1d를 참조하면, 산화 방지막(114)을 식각 마스크로 하는 식각 공정으로 제1 도전막(104)을 패터닝한다. 이때, 식각 공정은 제1 도전막(104)을 패터닝하면서 컨트롤 게이트(110a)의 측벽에 산화 방지막(114)을 잔류시키는 조건으로 실시한다. 바람직하게, 산화 방지막(114)은 컨트롤 게이트(110a)의 측벽에 20 내지 50Å의 두께로 잔류되도록 한다.
이로써, 게이트 식각 공정이 완료되어 제1 도전막(104)으로 이루어지는 플로팅 게이트(104a)가 형성되며, 이를 통해 터널 절연막(102), 플로팅 게이트(104a), 유전체막(106), 배리어층(108), 컨트롤 게이트(110a) 및 하드 마스크(112)를 포함하는 게이트 패턴(116)이 형성된다. 그리고, 터널 절연막(102)의 표면이 노출된다.
특히, 게이트 식각 공정이 완료된 후 컨트롤 게이트(110a)의 측벽에 스페이서 형태로 산화 방지막(114)이 잔류된다. 이 경우, 후속한 어닐링 공정 시 컨트롤 게이트(110a)의 이상산화를 방지할 수 있다.
한편, 제1 도전막(104)을 패터닝하는 과정에서 하드 마스크(112)도 함께 식각될 수 있으며, 이때, 하드 마스크(112)는 일부 두께로 잔류시켜 후속한 어닐링 공정 시 컨트롤 게이트(110a)의 텅스텐(W)과 후속 형성될 스페이서용 산화막의 산소와 반응하는 이상산화를 억제시키도록 한다.
도 1e를 참조하면, 게이트 패턴(116)의 상부를 감싸면서 오버행(overhang) 형상을 갖는 스페이서용 제1 절연막(118)을 형성한다. 제1 절연막(118)은 후속한 절연막 증착 시 인접한 워드라인 간 절연막 내에 에어갭(air-gap)을 형성하기 위하여 매립 특성이 좋지 않은 절연막으로 형성하며, 바람직하게 O3-TEOS(Tetra Ortho Silicate Glass)막 또는 USG(Undoped Silicate Glass)막으로 형성할 수 있다. 이때, O3-TEOS막 또는 USG막으로 이루어지는 제1 절연막(118)은 CVD 방법을 이용하여 형성할 수 있다.
이로써, 매립 특성이 좋지 않은 물질로 인해 게이트 패턴(116)의 상부가 반도체 기판(100)에 비해 증착 속도가 빠르므로 제1 절연막(118) 증착이 진행되면서 제1 절연막(118)의 상부에 오버행(overhang) 형상이 발생하게 된다. 이렇게 제1 절연막(118)이 오버행 형상을 갖을 경우 네거티브 슬로프(negative slope)를 갖게 되어 후속한 갭 필(gap-fill) 특성을 저하시킬 수 있다.
한편, 후속으로 스페이서용 절연막을 추가 증착해야 하므로, 증착 입구를 확보하기 위하여 제1 절연막(118)은 오버행 형상이 서로 맞닿지 않도록 형성함이 바람직하다. 이를 위하여, 제1 절연막(118)은 300 내지 500Å의 두께로 형성할 수 있 다. 그러나, 오버행 형상이 맞닿을 경우에는 추가 식각 공정을 실시하여 제1 절연막(118)을 일부 식각하여 오버행 형상을 일부 제거하여 증착 입구를 열어줄 수도 있다.
도 1f를 참조하면, 오버행 형상을 갖는 제1 절연막(118)을 포함한 반도체 기판(100) 상에 절연 물질을 증착하여 스페이서용 제2 절연막(120)을 형성한다. 제2 절연막(120)은 산화막으로 형성할 수 있으며, 바람직하게 고밀도 플라즈마(High Density Plasma) 방식을 이용한 HDP 산화막으로 형성할 수 있다.
도 1e에서와 같이 오버행 발생으로 갭 필 특성을 저하시킴으로써 좁아진 증착 입구를 통해 게이트 패턴(116) 사이에 제2 절연막(120)을 형성할 경우 게이트 패턴(116) 사이의 제2 절연막(120) 내부에는 에어갭(air-gap; 122)이 형성된다. 즉, 인접한 플로팅 게이트(104a) 간 양측벽의 제1 절연막(118) 사이에 에어갭(122)이 형성된다.
일반적으로, 산화막의 유전 상수가 4.2인데 반해 공기(air)의 유전 상수는 1.0으로 아주 낮다. 따라서, 상기한 바와 같이 게이트 패턴(116) 사이, 즉 플로팅 게이트(104a) 및 워드라인 사이에 낮은 유전 상수를 갖는 에어갭(122)이 형성될 경우 인접한 워드라인 사이의 간섭 커패시턴스(interference capacitance)를 감소시켜 인접한 워드라인 간 간섭 효과(interference effect)를 개선할 수 있다.
이후, 후속한 공정을 실시한다. 후속한 플래시 메모리 소자의 제조 공정은 일반적으로 고온에서 실시되는 어닐링 공정을 포함한다. 이때, 어닐링 공정은 제2 절연막(118)을 형성한 이후에 실시될 수 있으며, 후속한 다른 공정을 진행한 후 실 시될 수도 있다. 어닐링 공정 완료 후의 플래시 메모리 소자를 첨부한 도면을 참조하여 설명하기로 한다.
도 1g를 참조하면, 도 1f와 같은 구조로 형성된 플래시 메모리 소자는 700 내지 1000℃의 고온에서 어닐링 공정을 실시할 경우 산화 방지막(114)에 내재해 있는 질소(N2)가 외부로 확산되는 것을 통해 어닐 공정 진행 중에 컨트롤 게이트(110a)의 텅스텐(W)과 제1 절연막(118)의 산소가 반응하는 것을 막을 수 있다. 따라서, 공정 완료 후 컨트롤 게이트(110a)의 이상산화를 방지하여 소자의 신뢰성을 향상시킴에 따라 로버스트(robust)한 소자를 구현할 수 있다.
또한, 어닐 공정 중 산화 방지막(114) 및 배리어층(108)에 내재해 있는 질소(N2)가 외부로 확산되어 산화 방지막(114) 및 배리어층(108)이 텅스텐막(W)으로 변경됨에 따라 어닐 공정 후 형성되는 최종적인 컨트롤 게이트(110b)는 텅스텐막(W)이 차지하는 단면적이 증가되게 되어 하이 스피드(high speed) 소자를 구현할 수 있다.
상기한 바와 같이, 본 발명의 일 실시예에 따르면 워드라인 및 플로팅 게이트 사이의 스페이서용 산화막 내부에 낮은 유전 상수를 갖는 에어갭을 형성하여 인접한 워드라인 간 간섭 효과를 개선하고, 컨트롤 게이트용 텅스텐막의 측벽에 텅스텐 질화막(WN) 형성하여 컨트롤 게이트의 이상산화를 방지하면서 컨트롤 게이트가 차지하는 단면적을 증가시켜 소자의 신뢰성을 향상시킴에 따라 로버스트(robust)한 하이 스피드(high speed) 소자를 구현할 수 있다.
본 발명은 상기에서 서술한 실시예에 한정되는 것이 아니라 서로 다른 다양한 형태로 구현될 수 있으며, 상기의 실시예는 본 발명의 개시가 완전하도록 하며 통상의 지식을 가진 자에게 발명의 범주를 완전하게 알려주기 위해 제공되는 것이다. 따라서, 본 발명의 범위는 본원의 특허 청구 범위에 의해서 이해되어야 한다.
도 1a 내지 도 1g는 본 발명의 일 실시예에 따른 플래시 메모리 소자의 제조 방법을 설명하기 위하여 공정 순서대로 도시한 단면도들이다.
<도면의 주요부분에 대한 부호의 설명>
100 : 반도체 기판 102 : 터널 절연막
104 : 제1 도전막 104a : 플로팅 게이트
106 : 유전체막 106a : 제1 산화막
106b : 질화막 106c : 제2 산화막
108 : 배리어층 110 : 제2 도전막
110a, 110b : 컨트롤 게이트
112 : 하드 마스크 114 : 산화 방지막
116 : 게이트 패턴 118 : 제1 절연막
120 : 제2 절연막 122 : 에어갭
Claims (19)
- 터널 절연막, 제1 도전막, 유전체막 및 제2 도전막이 형성된 반도체 기판이 제공되는 단계;상기 제2 도전막 및 상기 유전체막을 패터닝하는 단계;패터닝된 상기 제2 도전막 및 상기 유전체막을 포함한 상기 제1 도전막 상에 산화 방지막을 형성하는 단계;상기 제1 도전막을 식각하면서 상기 산화 방지막도 함께 식각하여 상기 산화 방지막을 상기 제2 도전막의 측벽에 잔류시키는 단계;잔류된 상기 산화 방지막을 감싸면서 상부에 오버행 형상을 갖는 제1 절연막을 형성하는 단계; 및인접한 상기 제1 도전막 간 양측벽의 상기 제1 절연막 사이에 에어갭을 갖는 제2 절연막을 형성하는 단계를 포함하는 플래시 메모리 소자의 제조 방법.
- 제 1 항에 있어서,상기 제2 도전막은 텅스텐막(W)으로 형성되는 플래시 메모리 소자의 제조 방법.
- 제 1 항에 있어서,상기 산화 방지막은 텅스텐 질화막(WN)으로 형성되는 플래시 메모리 소자의 제조 방법.
- 제 3 항에 있어서,상기 산화 방지막은 화학기상증착 방법 또는 물리기상증착 방법을 이용하여 형성되는 플래시 메모리 소자의 제조 방법.
- 제 4 항에 있어서,상기 산화 방지막은 화학기상증착 방법을 이용하여 80 내지 100Å의 두께로 형성되는 플래시 메모리 소자의 제조 방법.
- 제 4 항에 있어서,상기 산화 방지막은 물리기상증착 방법을 이용하여 200 내지 300Å의 두께로 형성되는 플래시 메모리 소자의 제조 방법.
- 제 1 항에 있어서,상기 산화 방지막은 상기 제2 도전막의 측벽에 20 내지 50Å의 두께로 잔류되는 플래시 메모리 소자의 제조 방법.
- 제 1 항에 있어서,상기 제1 절연막은 매립 특성이 좋지 않은 절연막으로 형성되는 플래시 메모 리 소자의 제조 방법.
- 제 8 항에 있어서,상기 매립 특성이 좋지 않은 절연막은 O3-TEOS(Tetra Ortho Silicate Glass)막 또는 USG(Undoped Silicate Glass)막이 이용되는 플래시 메모리 소자의 제조 방법.
- 제 8 항에 있어서,상기 제1 절연막은 화학기상증착 방법을 이용하여 300 내지 500Å의 두께로 형성되는 플래시 메모리 소자의 제조 방법.
- 제 1 항에 있어서,상기 제2 절연막은 HDP 산화막으로 형성되는 플래시 메모리 소자의 제조 방법.
- 제 1 항에 있어서,상기 제1 절연막 형성 시 오버행 형상이 서로 맞닿을 경우 추가 식각 공정을 실시하여 상기 오버행 형상을 일부 제거하는 단계를 더욱 수행하는 플래시 메모리 소자의 제조 방법.
- 제 1 항에 있어서, 상기 제2 도전막 형성 전,상기 유전체막 상에 배리어층을 형성하는 단계를 더욱 수행하는 플래시 메모리 소자의 제조 방법.
- 제 13 항에 있어서,상기 배리어층은 텅스텐 질화막(WN)으로 형성되는 플래시 메모리 소자의 제조 방법.
- 제 1 항에 있어서, 상기 제2 도전막 패터닝 전,상기 제2 도전막 상에 하드 마스크를 형성하는 단계를 더욱 수행하는 플래시 메모리 소자의 제조 방법.
- 제 15 항에 있어서,상기 하드 마스크는 후속한 어닐링 공정 시 상기 제2 도전막과 반응하지 않는 물질로 형성되는 플래시 메모리 소자의 제조 방법.
- 제 1 항 또는 제 15 항에 있어서,상기 제1 도전막 패터닝 시 상기 하드 마스크를 일부 잔류시키는 플래시 메모리 소자의 제조 방법.
- 제 1 항에 있어서,상기 제2 절연막 형성 후 어닐링 공정을 실시하는 단계를 더욱 수행하는 플래시 메모리 소자의 제조 방법.
- 제 3 항, 제 14 항 또는 제 18 항에 있어서,상기 어닐링 공정 완료 후 잔류된 상기 산화 방지막 및 상기 배리어층의 텅스텐 질화막(WN)이 텅스텐막으로 변경되어 상기 제2 도전막의 단면적이 증가되는 플래시 메모리 소자의 제조 방법.
Priority Applications (3)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR1020070071643A KR101010798B1 (ko) | 2007-07-18 | 2007-07-18 | 플래시 메모리 소자의 제조 방법 |
| US12/131,626 US7682904B2 (en) | 2007-07-18 | 2008-06-02 | Method of fabricating flash memory device |
| JP2008177540A JP2009027161A (ja) | 2007-07-18 | 2008-07-08 | フラッシュメモリ素子の製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR1020070071643A KR101010798B1 (ko) | 2007-07-18 | 2007-07-18 | 플래시 메모리 소자의 제조 방법 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| KR20090008582A true KR20090008582A (ko) | 2009-01-22 |
| KR101010798B1 KR101010798B1 (ko) | 2011-01-25 |
Family
ID=40265176
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| KR1020070071643A KR101010798B1 (ko) | 2007-07-18 | 2007-07-18 | 플래시 메모리 소자의 제조 방법 |
Country Status (3)
| Country | Link |
|---|---|
| US (1) | US7682904B2 (ko) |
| JP (1) | JP2009027161A (ko) |
| KR (1) | KR101010798B1 (ko) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US8575680B2 (en) | 2011-08-02 | 2013-11-05 | Samsung Electronics Co., Ltd. | Semiconductor device having air gap and method of fabricating the same |
| US8765572B2 (en) | 2010-06-25 | 2014-07-01 | Samsung Electronics Co., Ltd. | Method of fabricating semiconductor device |
Families Citing this family (23)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100981530B1 (ko) * | 2008-05-26 | 2010-09-10 | 주식회사 하이닉스반도체 | 반도체 소자 및 이의 제조 방법 |
| JP2009302116A (ja) * | 2008-06-10 | 2009-12-24 | Toshiba Corp | 半導体装置およびその製造方法 |
| JP5377052B2 (ja) * | 2009-04-17 | 2013-12-25 | 株式会社東芝 | 半導体装置の製造方法 |
| US8211762B1 (en) | 2009-07-30 | 2012-07-03 | Micron Technology, Inc. | Non-volatile memory |
| KR20120027906A (ko) * | 2010-09-14 | 2012-03-22 | 삼성전자주식회사 | 반도체 소자 및 반도체 소자 제조 방법 |
| US8575000B2 (en) * | 2011-07-19 | 2013-11-05 | SanDisk Technologies, Inc. | Copper interconnects separated by air gaps and method of making thereof |
| JP2013197187A (ja) * | 2012-03-16 | 2013-09-30 | Toshiba Corp | 半導体装置及びその製造方法 |
| US8890231B2 (en) * | 2012-03-23 | 2014-11-18 | Kabushiki Kaisha Toshiba | Nonvolatile semiconductor memory device with a narrowing charge storage layer |
| KR101986126B1 (ko) | 2012-07-18 | 2019-06-05 | 삼성전자주식회사 | 비휘발성 메모리 소자 및 그 제조 방법 |
| KR102054264B1 (ko) | 2012-09-21 | 2019-12-10 | 삼성전자주식회사 | 반도체 소자 및 그의 제조 방법 |
| KR102003881B1 (ko) | 2013-02-13 | 2019-10-17 | 삼성전자주식회사 | 반도체 소자 및 그 제조 방법 |
| US9153455B2 (en) * | 2013-06-19 | 2015-10-06 | Micron Technology, Inc. | Methods of forming semiconductor device structures, memory cells, and arrays |
| KR102039708B1 (ko) | 2013-11-13 | 2019-11-01 | 삼성전자주식회사 | 비휘발성 메모리 장치 및 그 제조 방법 |
| KR20150090472A (ko) | 2014-01-29 | 2015-08-06 | 삼성전자주식회사 | 가변 저항 메모리 장치 및 그 제조 방법 |
| KR102210329B1 (ko) | 2014-08-14 | 2021-02-01 | 삼성전자주식회사 | 저항 변화 메모리 소자 및 그 제조 방법 |
| US9337208B2 (en) * | 2014-09-24 | 2016-05-10 | Macronix International Co., Ltd. | Semiconductor memory array with air gaps between adjacent gate structures and method of manufacturing the same |
| US9362355B1 (en) * | 2015-11-13 | 2016-06-07 | International Business Machines Corporation | Nanosheet MOSFET with full-height air-gap spacer |
| US9728447B2 (en) | 2015-11-16 | 2017-08-08 | Taiwan Semiconductor Manufacturing Company, Ltd. | Multi-barrier deposition for air gap formation |
| CN109427798A (zh) * | 2017-08-28 | 2019-03-05 | 中芯国际集成电路制造(上海)有限公司 | 闪存器件及其制造方法 |
| US10381366B1 (en) | 2018-02-17 | 2019-08-13 | Sandisk Technologies Llc | Air gap three-dimensional cross rail memory device and method of making thereof |
| CN110880475B (zh) * | 2018-09-06 | 2023-06-16 | 长鑫存储技术有限公司 | 空气隙形成方法 |
| US11011638B2 (en) * | 2019-08-26 | 2021-05-18 | International Business Machines Corporation | Transistor having airgap spacer around gate structure |
| US11233136B2 (en) | 2019-12-20 | 2022-01-25 | Taiwan Semiconductor Manufacturing Co., Ltd. | Silicon carbide oxide hard mask for reducing dishing effects |
Family Cites Families (11)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH04364723A (ja) * | 1991-06-12 | 1992-12-17 | Kawasaki Steel Corp | 半導体装置及びその製造方法 |
| JP3394859B2 (ja) * | 1995-10-18 | 2003-04-07 | シャープ株式会社 | 半導体記憶装置の製造方法 |
| JP2000100976A (ja) * | 1998-09-21 | 2000-04-07 | Matsushita Electronics Industry Corp | 半導体メモリアレイ装置およびその製造方法 |
| JP2001326289A (ja) * | 2000-03-08 | 2001-11-22 | Semiconductor Energy Lab Co Ltd | 不揮発性メモリおよび半導体装置 |
| US6894341B2 (en) * | 2001-12-25 | 2005-05-17 | Kabushiki Kaisha Toshiba | Semiconductor device and manufacturing method |
| US7045849B2 (en) * | 2003-05-21 | 2006-05-16 | Sandisk Corporation | Use of voids between elements in semiconductor structures for isolation |
| JP2005044844A (ja) * | 2003-07-23 | 2005-02-17 | Toshiba Corp | 不揮発性半導体記憶装置及びその製造方法 |
| JP4322150B2 (ja) * | 2004-03-15 | 2009-08-26 | 富士通マイクロエレクトロニクス株式会社 | 半導体装置の製造方法 |
| JP2006302950A (ja) * | 2005-04-15 | 2006-11-02 | Renesas Technology Corp | 不揮発性半導体装置および不揮発性半導体装置の製造方法 |
| KR20060133166A (ko) * | 2005-06-20 | 2006-12-26 | 삼성전자주식회사 | 불휘발성 메모리 장치의 게이트 형성 방법 |
| JP4731262B2 (ja) | 2005-09-22 | 2011-07-20 | ルネサスエレクトロニクス株式会社 | 不揮発性半導体記憶装置および、不揮発性半導体記憶装置の製造方法 |
-
2007
- 2007-07-18 KR KR1020070071643A patent/KR101010798B1/ko not_active IP Right Cessation
-
2008
- 2008-06-02 US US12/131,626 patent/US7682904B2/en not_active Expired - Fee Related
- 2008-07-08 JP JP2008177540A patent/JP2009027161A/ja active Pending
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US8765572B2 (en) | 2010-06-25 | 2014-07-01 | Samsung Electronics Co., Ltd. | Method of fabricating semiconductor device |
| US8575680B2 (en) | 2011-08-02 | 2013-11-05 | Samsung Electronics Co., Ltd. | Semiconductor device having air gap and method of fabricating the same |
Also Published As
| Publication number | Publication date |
|---|---|
| US7682904B2 (en) | 2010-03-23 |
| US20090023279A1 (en) | 2009-01-22 |
| KR101010798B1 (ko) | 2011-01-25 |
| JP2009027161A (ja) | 2009-02-05 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| KR101010798B1 (ko) | 플래시 메모리 소자의 제조 방법 | |
| US8609507B2 (en) | Semiconductor device and method of manufacturing the same | |
| US7629213B2 (en) | Method of manufacturing flash memory device with void between gate patterns | |
| KR100554516B1 (ko) | 반도체 장치의 제조 방법 | |
| KR100649974B1 (ko) | 리세스드 플로팅게이트를 구비한 플래시메모리소자 및 그의제조 방법 | |
| KR101060618B1 (ko) | 전하 트랩형 비휘발성 메모리 소자 및 그 제조 방법 | |
| KR100875071B1 (ko) | 플래시 메모리 소자의 제조 방법 | |
| KR100966957B1 (ko) | 플래시 메모리 소자 및 그 제조 방법 | |
| US9530683B2 (en) | Forming source/drain zones with a dielectric plug over an isolation region between active regions | |
| JP2008091614A (ja) | 半導体装置およびその製造方法 | |
| US8338878B2 (en) | Flash memory device with isolation structure | |
| US20070155098A1 (en) | Method of manufacturing NAND flash memory device | |
| US20120126304A1 (en) | Floating gate type semiconductor memory device and method of manufacturing the same | |
| KR100794085B1 (ko) | 플래시 메모리 소자의 제조 방법 | |
| US20090283818A1 (en) | Flash Memory Device and Method of Fabricating the Same | |
| US7592222B2 (en) | Method of fabricating flash memory device | |
| KR100910524B1 (ko) | 플래시 메모리 소자 및 그 제조 방법 | |
| KR20080114223A (ko) | 플래시 메모리 소자의 소자 분리막 형성 방법 | |
| US20090170263A1 (en) | Method of manufacturing flash memory device | |
| KR100771553B1 (ko) | 전하트랩층을 갖는 매몰형 불휘발성 메모리소자 및 그제조방법 | |
| KR20080030277A (ko) | 비휘발성 메모리 소자의 제조 방법 | |
| KR100996367B1 (ko) | 반도체 소자 | |
| KR20090037165A (ko) | 반도체 소자의 제조 방법 | |
| KR100593154B1 (ko) | 비휘발성 메모리 소자의 셀 및 그 제조 방법 | |
| KR20070058141A (ko) | 플래시 메모리 소자의 게이트 형성 방법 |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A201 | Request for examination | ||
| E902 | Notification of reason for refusal | ||
| E90F | Notification of reason for final refusal | ||
| E701 | Decision to grant or registration of patent right | ||
| GRNT | Written decision to grant | ||
| LAPS | Lapse due to unpaid annual fee |