CN110880475B - 空气隙形成方法 - Google Patents

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Abstract

本公开提供了一种空气隙形成方法，属于半导体技术领域。该方法包括：形成第一介电层内的多个相互隔离的金属线；在所述第一介电层上沉积第二介电层；在所述金属线之间的区域形成从所述第二介电层开口的沟槽，所述沟槽的底部位于所述第一介电层内，且所述沟槽与所述金属线之间被所述第一介电层的材料隔开；在所述第二介电层上沉积第三介电层，使所述第三介电层覆盖所述沟槽的开口，形成所述金属线之间的空气隙；其中，所述第三介电层在所述第二介电层上的沉积速率大于所述第三介电层在所述第一介电层上的沉积速率。本公开可以有效地形成半导体器件中的空气隙，降低金属线之间的寄生电容，且形成过程的工艺流程简单，适用性强。

Description

空气隙形成方法
技术领域
本公开涉及半导体技术领域，尤其涉及一种空气隙形成方法。
背景技术
随着半导体及集成电路制造技术的发展，芯片的特征尺寸越来越小。在半导体的金属互连结构中，相邻金属线之间的距离也变得越来越小，导致其间产生的电容越来越大。该电容也称寄生电容，不仅增加器件的电阻-电容响应时间，也影响芯片的可靠性。
为了降低寄生电容，目前业界常用的做法是在金属线之间采用低介电常数的材料进行填充，例如硅氧化物、碳基材料或硅基高分子材料等，可以将介电常数降低到3左右，仍然距离理想的寄生电容水平有一定的差距。
需要说明的是，在上述背景技术部分公开的信息仅用于加强对本公开的背景的理解，因此可以包括不构成对本领域普通技术人员已知的现有技术的信息。
发明内容
本公开的目的在于提供一种空气隙(Air Gap)形成方法，进而至少在一定程度上克服现有的金属互连结构中寄生电容过高的问题。
本公开的其他特性和优点将通过下面的详细描述变得显然，或部分地通过本公开的实践而习得。
根据本公开的一个方面，提供一种空气隙形成方法，包括：形成第一介电层内的多个相互隔离的金属线；在所述第一介电层上沉积第二介电层；在所述金属线之间的区域形成从所述第二介电层开口的沟槽，所述沟槽的底部位于所述第一介电层内，且所述沟槽与所述金属线之间被所述第一介电层的材料隔开；在所述第二介电层上沉积第三介电层，使所述第三介电层覆盖所述沟槽的开口，形成所述金属线之间的空气隙；其中，所述第三介电层在所述第二介电层上的沉积速率大于所述第三介电层在所述第一介电层上的沉积速率。
在本公开的一种示例性实施例中，所述形成第一介电层内的多个相互隔离的金属线包括：在所述第一介电层内刻蚀出多个金属线沟槽；在所述金属线沟槽的内壁形成金属阻挡层；在所述金属阻挡层上方沉积所述金属线，以填充所述金属线沟槽。
在本公开的一种示例性实施例中，所述金属线的材质包括Cu，所述金属阻挡层的材质包括Ta或TaN。
在本公开的一种示例性实施例中，在所述第一介电层上沉积第二介电层时包括：在所述第一介电层上沉积介电阻挡层；在所述介电阻挡层上沉积所述第二介电层。
在本公开的一种示例性实施例中，所述介电阻挡层的材质包括SiN、SiC或SiCN；在所述第一介电层上沉积介电阻挡层时包括：通过PECVD(等离子增强化学气相沉积)在所述第一介电层上沉积所述介电阻挡层。
在本公开的一种示例性实施例中，所述第一介电层包括PETEOS氧化层。
在本公开的一种示例性实施例中，在所述第一介电层上沉积第二介电层时还包括：以SiH4与N2O为原料气体，通过PECVD在所述PETEOS氧化层上沉积所述第二介电层，其中沉积速率为
Figure BDA0001791397570000021
在本公开的一种示例性实施例中，在所述第二介电层上沉积第三介电层时还包括：以O3与TEOS为原料气体，通过SACVD(亚常压化学气相沉积)在所述第二介电层上沉积所述第三介电层，其中所述SACVD的条件包括：沉积温度为350～400℃，原料气体O3与TEOS的流量比为5:1～20:1。
在本公开的一种示例性实施例中，所述第三介电层在所述第二介电层上的沉积速率为所述第三介电层在所述PETEOS氧化层上的沉积速率的1.2～3倍。
在本公开的一种示例性实施例中，所述第二介电层的厚度为20～100nm。
在本公开的一种示例性实施例中，所述方法还包括：在半导体衬底上沉积氧化层；在所述氧化层上沉积所述第一介电层。
在本公开的一种示例性实施例中，所述在半导体衬底上形成氧化层后，所述方法还包括：在所述氧化层内形成多个通孔，并在所述通孔内形成导电插塞；所述形成第一介电层内的多个相互隔离的金属线包括：在所述第一介电层内形成对准所述导电插塞的金属线沟槽，所述金属线沟槽与所述导电插塞连通，且各所述金属线沟槽之间相互隔离；在所述金属线沟槽内沉积所述金属线。
本公开的示例性实施例具有以下有益效果：
形成第一介电层内的金属线以及第一介电层上的第二介电层后，从第二介电层向下形成金属线之间的沟槽，再沉积第三介电层，以覆盖沟槽的开口，形成金属线之间的空气隙。一方面，通过选择合适的材料，使第三介电层在第二介电层上的沉积速率大于第三介电层在第一介电层上的沉积速率，在沉积第三介电层时，沟槽上下两部分的侧壁膜生长速率不同，导致上方的侧壁膜先形成封口，从而成功得到金属线之间的空气隙；并且工艺流程简单，实用性较强。另一方面，本示例性实施例形成了金属线之间的空气隙结构，降低了金属线之间的寄生电容，提高了半导体器件的电学性能与可靠性。
应当理解的是，以上的一般描述和后文的细节描述仅是示例性和解释性的，并不能限制本公开。
附图说明
此处的附图被并入说明书中并构成本说明书的一部分，示出了符合本公开的实施例，并与说明书一起用于解释本公开的原理。显而易见地，下面描述中的附图仅仅是本公开的一些实施例，对于本领域普通技术人员来讲，在不付出创造性劳动的前提下，还可以根据这些附图获得其他的附图。
图1示出本示例性实施例中一种空气隙形成方法的流程步骤图；
图2至图6示出本示例性实施例中一种空气隙形成方法的流程示意图；
图7至图9示出本示例性实施例中一种空气隙形成方法的子流程示意图；
图10示出本示例性实施例中另一种空气隙形成方法的子流程示意图；
图11至图14示出本示例性实施例中再一种空气隙形成方法的流程示意图；
图15示出本示例性实施例中一种空气隙结构的示意图。
具体实施方式
现在将参考附图更全面地描述示例实施方式。然而，示例实施方式能够以多种形式实施，且不应被理解为限于在此阐述的范例；相反，提供这些实施方式使得本公开将更加全面和完整，并将示例实施方式的构思全面地传达给本领域的技术人员。所描述的特征、结构或特性可以以任何合适的方式结合在一个或更多实施方式中。
相关技术的一种方案中，是通过在金属线之间形成空气隙以形成金属线互连结构的，由于空气的介电常数接近于1，远低于其他任何物质，因此这种做法可以降低金属线之间的寄生电容。在形成空气隙时，先在金属线之间刻蚀出沟槽，然后在沟槽的顶部沉积介电层或阻挡层以进行封口，形成内部的空气隙。然而该方法在沟槽封口时很容易将沉积物填充到沟槽中，使得最终无法有效地形成空气隙，进而影响器件的性能。
鉴于上述问题，本公开的示例性实施例首先提供了一种空气隙形成方法，用于在半导体器件内部形成空气隙。参考图1及图2至图6所示，该方法可以包括以下步骤S110～S140：
步骤S110，参考图2，形成第一介电层101内的多个相互隔离的金属线102。
其中，第一介电层101可以位于半导体的任意结构之上，例如半导体衬底、氧化层、隔离层等，第一介电层101内可以至少形成两根金属线102，各金属线102之间相互隔离，即相互不接触、未导通。金属线102可以上下两侧全部穿透第一介电层101，也可以仅在一侧穿透或两侧都不穿透。在形成金属线102时，可以先在第一介电层101内刻蚀出金属线102所在位置的沟槽，然后通过PVD(物理气相沉积)等工艺沉积出金属线102。
步骤S120，参考图3，在第一介电层101上沉积第二介电层103。
第二介电层103与第一介电层101的材质应当不同。对于第二介电层103的尺寸没有特别限定，但应当覆盖到需要形成空气隙的金属线102的上方区域。
步骤S130，参考图4，在金属线102之间的区域形成从第二介电层103开口的沟槽104，沟槽104的底部位于第一介电层101内，且沟槽104与金属线102之间被第一介电层101的材料隔开。
其中，沟槽104至少延伸到金属线102之间的区域，即沟槽104的底部可以位于金属线102之间的区域或低于该区域，但不得低于第一介电层101，即沟槽104的底部成分为第一介电层101。此外，沟槽104不与金属线102直接连通，二者被第一介电层101的材料所隔开。
步骤S140，参考图5及图6，在第二介电层103上沉积第三介电层105，使第三介电层105覆盖沟槽104的开口，形成金属线102之间的空气隙106。
其中，第三介电层105在第二介电层103上的沉积速率大于第三介电层105在第一介电层101上的沉积速率。可以根据半导体工艺中常用的介电材料互相之间的沉积速率选择合适的第一介电层、第二介电层与第三介电层的材料。
在沉积第三介电层105时，沟槽104的侧壁上可以形成侧壁膜(Sidewall Film)，而侧壁膜在沟槽104的上方侧壁(位于第二介电层103的部分)与下方侧壁(位于第一介电层101的部分)上的生长速率不同，上方侧壁的侧壁膜生长的较快，因此可以形成封口，最终形成图6所示的结构，得到金属线102之间的空气隙106。
基于上述说明，在本示例性实施例中，形成第一介电层内的金属线以及第一介电层上的第二介电层后，从第二介电层向下形成金属线之间的沟槽，再沉积第三介电层，以覆盖沟槽的开口，形成金属线之间的空气隙。一方面，通过选择合适的材料，使第三介电层在第二介电层上的沉积速率大于第三介电层在第一介电层上的沉积速率，在沉积第三介电层时，沟槽上下两部分的侧壁膜生长速率不同，导致上方的侧壁膜先形成封口，从而成功得到金属线之间的空气隙；并且工艺流程简单，实用性较强。另一方面，本示例性实施例形成了金属线之间的空气隙结构，降低了金属线之间的寄生电容，提高了半导体器件的电学性能与可靠性。
在一示例性实施例中，可以通过以下步骤形成第一介电层101内的金属线102：
参考图7，在第一介电层101内刻蚀出多个金属线沟槽107。
参考图8，在金属线沟槽107的内壁形成金属阻挡层108。
参考图9，在金属阻挡层108上方沉积金属线102，以填充金属线沟槽107。
其中，金属线沟槽107可以完全处于第一介电层101内部，也可以连通到第一介电层101的下方区域，形成第一介电层101中的通孔结构。金属阻挡层108可视为金属线沟槽107内壁上沉积的一层衬里，用于防止金属线102在形成过程中向第一介电层101的其他部分扩散。举例而言，金属线102的材质可以是Cu，金属阻挡层108的材质可以是Ta或TaN，Cu是半导体工艺中常用的金属线材料，而Ta与TaN对Cu有很好的阻挡扩散作用。
进一步的，在沉积金属线102后，还可以利用CMP(化学机械研磨)对第一介电层101、金属阻挡层108与金属线102共同的上表面进行平坦化处理，以便于后续沉积工艺的进行。
在一示例性实施例中，可以通过以下步骤在第一介电层101上沉积第二介电层103：
参考图10，在第一介电层101上沉积介电阻挡层109，在介电阻挡层109上沉积第二介电层103。
其中，介电阻挡层109用于阻挡第二介电层103与第一介电层101或第二介电层103与金属线102之间的相互扩散。举例而言，介电阻挡层109的材质可以是SiN、SiC或SiCN，并通过PECVD在第一介电层101上沉积介电阻挡层109。PECVD的沉积速率较快，可以减少工艺时间，且形成的介电阻挡层109的质量较好，可以提高阻挡作用。
在一示例性实施例中，第一介电层101可以是PETEOS氧化层，PETEOS氧化层是指通过PECVD沉积的TEOS氧化物层，例如可以以TEOS与O2为原料气体，利用PECVD沉积PETEOS氧化层，其成分通常为SiO2。
在一示例性实施例中，在第一介电层101上沉积第二介电层103可以通过以下步骤实现：以SiH4与N2O为原料气体，通过PECVD在PETEOS氧化层上沉积第二介电层，其中沉积速率为
Figure BDA0001791397570000061
在沉积过程中，SiH4发生氧化，沉积得到第二介电层103，其成分通常为SiO2。
进一步的，在第二介电层103上沉积第三介电层105可以通过以下步骤实现：以O3与TEOS为原料气体，通过SACVD在第二介电层上沉积第三介电层，其中SACVD的条件包括：沉积温度为350～400℃，原料气体O3与TEOS的流量比为5:1～20:1。第三介电层105的成分通常为SiO2。
在一示例性实施例中，当第二介电层为PECVD沉积的SiH4氧化层，第三介电层为SACVD沉积的SiO2层时，第三介电层在第二介电层上的沉积速率为第三介电层在PETEOS氧化层上的沉积速率的1.2～3倍。因此，第三介电层105在不同部分的沉积速率具有明显的差别，上侧部分沉积快，下侧部分沉积慢，最终形成沟槽104的封口，得到空气隙106。
在一示例性实施例中，当第二介电层为PECVD沉积的SiH4氧化层时，其厚度为20～100nm。该尺寸下的SiH4氧化层既符合多数半导体器件的要求，也较易于在沉积第三介电层105时形成沟槽104的封口。
在一示例性实施例中，空气隙形成方法还可以包括：
参考图11，在半导体衬底上沉积氧化层111；在氧化层111上沉积第一介电层101。
其中，氧化层111下方的半导体衬底可以是器件区域110，例如MOS器件区、电容器区等。在本实施例中，第一介电层101内的金属线102实际形成了金属互连结构，为了降低金属线102与第一介电层101下方的器件区域110之间的影响，可以通过氧化层111进行隔离，例如可以通过扩散工艺在硅衬底上形成SiO2层等。
如果需要在金属线102与器件区域110之间建立电连接，在半导体衬底上形成氧化层后，上述空气隙形成方法还可以包括以下步骤：
参考图12，在氧化层111内形成多个通孔，并在通孔内形成导电插塞112。
相应的，在第一介电层内形成多个相互隔离的金属线可以通过以下步骤实现：
参考图13，在第一介电层101内形成对准导电插塞112的金属线沟槽107，金属线沟槽107与导电插塞112连通，且各金属线沟槽107之间相互隔离。
参考图14，在金属线沟槽107内沉积金属线102。
其中，通孔可以开设在氧化层111下方需要与金属互连结构形成电连接的目标区域，例如MOS器件的源极、漏极或栅极区域，电容器的顶部电极区域等。在确定目标区域后，可以在氧化层111上形成掩膜层，并刻蚀出通孔后移除掩膜层。导电插塞112可以通过在氧化层111的通孔内沉积导电材料以形成，例如利用PVD沉积Cu、Al等。金属线沟槽107的底部与导电插塞112连通，则沉积金属线102后，金属线102可以与导电插塞112直接接触，形成电连接。
图15示出通过本示例性实施例所形成的一种空气隙结构的示意图。参考图15所示，从下至上依次包括器件区域110、氧化层111、第一介电层101、介电阻挡层109、第二介电层103、第三介电层105，其中，氧化层111还还包括导电插塞112，第一介电层101内还包括金属阻挡层108、金属线102以及最终形成的空气隙106。基于图15中的空气隙结构，实际形成了金属线102的互连结构，且金属线102之间由于空气隙106的存在，寄生电容大大降低，缩短了半导体器件的电阻-电容响应时间，也能够提高芯片的可靠性。
本领域技术人员在考虑说明书及实践这里公开的发明后，将容易想到本公开的其他实施例。本申请旨在涵盖本公开的任何变型、用途或者适应性变化，这些变型、用途或者适应性变化遵循本公开的一般性原理，并包括本公开未公开的本技术领域中的公知常识或惯用技术手段。说明书和实施例仅被视为示例性的，本公开的真正范围和精神由权利要求指出。
应当理解的是，本公开并不局限于上面已经描述并在附图中示出的精确结构，并且可以在不脱离其范围的情况下进行各种修改和改变。本公开的范围仅由所附的权利要求来限。

Claims (8)

1.一种空气隙形成方法，其特征在于，包括：
形成第一介电层内的多个相互隔离的金属线；
在所述第一介电层上沉积第二介电层；在沉积所述第二介电层时，所述金属线的上表面不高于所述第一介电层的上表面；
在所述金属线之间的区域形成从所述第二介电层开口的沟槽，所述沟槽的底部位于所述第一介电层内，且所述沟槽与所述金属线之间被所述第一介电层的材料隔开；
在所述第二介电层上沉积第三介电层，使所述第三介电层覆盖所述沟槽的开口，形成所述金属线之间的空气隙；
其中，所述第三介电层在所述第二介电层上的沉积速率大于所述第三介电层在所述第一介电层上的沉积速率；
所述第一介电层包括PETEOS氧化层；
所述在所述第一介电层上沉积第二介电层，包括：
以SiH4与N2O为原料气体，通过PECVD在所述PETEOS氧化层上沉积所述第二介电层，其中沉积速率为
Figure FDA0003835906090000011
所述在所述第二介电层上沉积第三介电层，包括：
以O3与TEOS为原料气体，通过SACVD在所述第二介电层上沉积所述第三介电层，其中所述SACVD的条件包括：沉积温度为350～400℃，原料气体O3与TEOS的流量比为5:1～20:1；
所述第三介电层在所述第二介电层上的沉积速率为所述第三介电层在所述PETEOS氧化层上的沉积速率的1.2～3倍。
2.根据权利要求1所述的方法，其特征在于，所述形成第一介电层内的多个相互隔离的金属线包括：
在所述第一介电层内刻蚀出多个金属线沟槽；
在所述金属线沟槽的内壁形成金属阻挡层；
在所述金属阻挡层上方沉积所述金属线，以填充所述金属线沟槽。
3.根据权利要求2所述的方法，其特征在于，所述金属线的材质包括Cu，所述金属阻挡层的材质包括Ta或TaN。
4.根据权利要求1所述的方法，其特征在于，在所述第一介电层上沉积第二介电层时还包括：
在所述第一介电层上沉积介电阻挡层；
在所述介电阻挡层上沉积所述第二介电层。
5.根据权利要求4所述的方法，其特征在于，所述介电阻挡层的材质包括SiN、SiC或SiCN；在所述第一介电层上沉积介电阻挡层时包括：
通过PECVD在所述第一介电层上沉积所述介电阻挡层。
6.根据权利要求1所述的方法，其特征在于，所述第二介电层的厚度为20～100nm。
7.根据权利要求1所述的方法，其特征在于，所述方法还包括：
在半导体衬底上沉积氧化层；
在所述氧化层上沉积所述第一介电层。
8.根据权利要求7所述的方法，其特征在于，所述在半导体衬底上形成氧化层后，所述方法还包括：
在所述氧化层内形成多个通孔，并在所述通孔内形成导电插塞；
所述形成第一介电层内的多个相互隔离的金属线包括：
在所述第一介电层内形成对准所述导电插塞的金属线沟槽，所述金属线沟槽与所述导电插塞连通，且各所述金属线沟槽之间相互隔离；
在所述金属线沟槽内沉积所述金属线。
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