JP2000174116A - 半導体装置及びその製造方法 - Google Patents
半導体装置及びその製造方法Info
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- 238000009413 insulation Methods 0.000 abstract 6
- 239000002184 metal Substances 0.000 description 4
- 238000001312 dry etching Methods 0.000 description 3
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- H01—ELECTRIC ELEMENTS
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- H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
- H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
- H01L21/768—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
- H01L21/76801—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing
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- H01L23/52—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames
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-
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- H01L2924/0001—Technical content checked by a classifier
- H01L2924/0002—Not covered by any one of groups H01L24/00, H01L24/00 and H01L2224/00
Abstract
(57)【要約】
【課題】 隣接配線間容量を低減させ、かつ配線表面に
寄生するフリンジ容量を低減する半導体装置の製造方法
を提供する。 【解決手段】 絶縁膜１ｂ中にエアギャップ５が形成さ
れる膜厚までは、下部電極６ｂにバイアス電源８から低
圧のバイアス電圧を印加して、絶縁膜１ａ上に絶縁膜１
ｂを成膜する。絶縁膜１ｂ中にエアギャップ５が形成さ
れる膜厚まで絶縁膜１ｂが絶縁膜１ａ上に成膜された際
に、下部電極６ｂにバイアス電源８から印加するバイア
ス電圧を上昇させて印加し、絶縁膜１ｂを必要な膜厚ま
で成膜する。さらに、エアギャップ５が形成された絶縁
膜１ｂの膜厚を厚くする。
寄生するフリンジ容量を低減する半導体装置の製造方法
を提供する。 【解決手段】 絶縁膜１ｂ中にエアギャップ５が形成さ
れる膜厚までは、下部電極６ｂにバイアス電源８から低
圧のバイアス電圧を印加して、絶縁膜１ａ上に絶縁膜１
ｂを成膜する。絶縁膜１ｂ中にエアギャップ５が形成さ
れる膜厚まで絶縁膜１ｂが絶縁膜１ａ上に成膜された際
に、下部電極６ｂにバイアス電源８から印加するバイア
ス電圧を上昇させて印加し、絶縁膜１ｂを必要な膜厚ま
で成膜する。さらに、エアギャップ５が形成された絶縁
膜１ｂの膜厚を厚くする。
Description
【０００１】
【発明の属する技術分野】本発明は、エアギャップを形
成して隣接配線間の容量を低減する半導体装置の製造方
法に関するものである。
成して隣接配線間の容量を低減する半導体装置の製造方
法に関するものである。
【０００２】
【従来の技術】半導体装置において、絶縁膜内に配線を
隣接して形成する場合、エアギャップを隣接する配線間
に形成し、エアギャップにより隣接配線間の容量を低減
することが重要な要素の一つとなっている。
隣接して形成する場合、エアギャップを隣接する配線間
に形成し、エアギャップにより隣接配線間の容量を低減
することが重要な要素の一つとなっている。
【０００３】隣接した配線間にエアギャップを形成する
には、通常、常圧ＣＶＤ装置などで分子の垂直成分方向
を少なくして、隣接する配線間に絶縁膜を成膜し、隣接
配線間の絶縁膜にエアギャップを形成するという手法が
採用されている。
には、通常、常圧ＣＶＤ装置などで分子の垂直成分方向
を少なくして、隣接する配線間に絶縁膜を成膜し、隣接
配線間の絶縁膜にエアギャップを形成するという手法が
採用されている。
【０００４】
【発明が解決しようとする課題】しかしながら、上述し
た従来例では、隣接配線間の容量低減を目的としている
ため、配線間にのみエアギャップが形成される構造であ
るため、隣接配線の表面に寄生するフリンジ容量を十分
に低減することはできないという問題がある。
た従来例では、隣接配線間の容量低減を目的としている
ため、配線間にのみエアギャップが形成される構造であ
るため、隣接配線の表面に寄生するフリンジ容量を十分
に低減することはできないという問題がある。
【０００５】本発明の目的は、隣接配線間容量を低減さ
せ、かつ配線表面に寄生するフリンジ容量を低減する半
導体装置の製造方法を提供することにある。
せ、かつ配線表面に寄生するフリンジ容量を低減する半
導体装置の製造方法を提供することにある。
【０００６】
【課題を解決するための手段】前記目的を達成するた
め、本発明に係る半導体装置は、隣接する配線間の絶縁
膜中に中空のエアギャップを有する半導体装置であっ
て、前記エアギャップは、前記配線の上辺より上方に、
及び下辺より下方にそれぞれ延在させて形成したもので
ある。
め、本発明に係る半導体装置は、隣接する配線間の絶縁
膜中に中空のエアギャップを有する半導体装置であっ
て、前記エアギャップは、前記配線の上辺より上方に、
及び下辺より下方にそれぞれ延在させて形成したもので
ある。
【０００７】また本発明に係る半導体装置の製造方法
は、隣接する配線間の絶縁膜中にエアギャップを形成す
る半導体装置の製造方法であって、気相成長法を用いて
分子の垂直成分方向を少なく設定し、かつエアギャップ
形成時のバイアス電圧を低圧に設定して、隣接する配線
間の絶縁膜中にエアギャップを形成し、次に、前記バイ
アス電圧を上昇させて、エアギャップが形成された絶縁
膜の膜厚を増大させるものである。
は、隣接する配線間の絶縁膜中にエアギャップを形成す
る半導体装置の製造方法であって、気相成長法を用いて
分子の垂直成分方向を少なく設定し、かつエアギャップ
形成時のバイアス電圧を低圧に設定して、隣接する配線
間の絶縁膜中にエアギャップを形成し、次に、前記バイ
アス電圧を上昇させて、エアギャップが形成された絶縁
膜の膜厚を増大させるものである。
【０００８】また本発明に係る半導体装置の製造方法
は、隣接する配線間の絶縁膜中にエアギャップを形成す
る半導体装置の製造方法であって、気相成長法を用いて
分子の垂直成分方向を少なく設定し、かつエアギャップ
形成時のバイアス電圧を低圧に設定して、隣接する配線
間の絶縁膜中にエアギャップを形成し、次に、前記バイ
アス電圧を低圧に保持したままで、エアギャップが形成
された絶縁膜の膜厚を増大させるものである。
は、隣接する配線間の絶縁膜中にエアギャップを形成す
る半導体装置の製造方法であって、気相成長法を用いて
分子の垂直成分方向を少なく設定し、かつエアギャップ
形成時のバイアス電圧を低圧に設定して、隣接する配線
間の絶縁膜中にエアギャップを形成し、次に、前記バイ
アス電圧を低圧に保持したままで、エアギャップが形成
された絶縁膜の膜厚を増大させるものである。
【０００９】
【発明の実施の形態】以下、本発明の実施の形態を図に
より説明する。
より説明する。
【００１０】（実施形態１）図１は、本発明の実施形態
１に係る半導体装置を示す断面図である。
１に係る半導体装置を示す断面図である。
【００１１】図１に示す本発明の実施形態１に係る半導
体装置は、多層配線構造に構成されており、下層の絶縁
膜１内に下層の配線２，２・・・が隣接して形成され、
下層の絶縁膜１上に上層の配線３が形成され、上層の配
線３と下層の配線２とは、導電体を充填したスルーホー
ル４により電気的に接続された構造となっている。
体装置は、多層配線構造に構成されており、下層の絶縁
膜１内に下層の配線２，２・・・が隣接して形成され、
下層の絶縁膜１上に上層の配線３が形成され、上層の配
線３と下層の配線２とは、導電体を充填したスルーホー
ル４により電気的に接続された構造となっている。
【００１２】また、隣接する配線２，２間の容量低減を
目的として、隣接する配線２，２間の絶縁膜１中に中空
のエアギャップ５を形成している。
目的として、隣接する配線２，２間の絶縁膜１中に中空
のエアギャップ５を形成している。
【００１３】さらに、図１に示す本発明の実施形態１に
係る半導体装置は、隣接する配線２，２間の絶縁膜１中
に形成した中空のエアギャップ５の高さＨ1を配線２の
高さＨ2よりも高く（Ｈ1＞Ｈ2）設定して形成したこと
を特徴とするものである。
係る半導体装置は、隣接する配線２，２間の絶縁膜１中
に形成した中空のエアギャップ５の高さＨ1を配線２の
高さＨ2よりも高く（Ｈ1＞Ｈ2）設定して形成したこと
を特徴とするものである。
【００１４】したがって、図１に示す本発明の実施形態
１に係る半導体装置によれば、隣接する配線２，２間の
絶縁膜１中に中空のエアギャップ５を形成しているた
め、隣接する配線２，２間の容量を低減することができ
る。
１に係る半導体装置によれば、隣接する配線２，２間の
絶縁膜１中に中空のエアギャップ５を形成しているた
め、隣接する配線２，２間の容量を低減することができ
る。
【００１５】さらに、隣接する配線２，２間の絶縁膜１
中に形成した中空のエアギャップ５の高さＨ1は、配線
２の高さＨ2よりも高く（Ｈ1＞Ｈ2）設定して形成した
ため、一方の配線２の表面から隣接する他方の配線２の
表面に寄生するフリンジ容量を、配線２の高さＨ2を越
えたエアギャップ５の頂部５ａの存在により低減するこ
とができる。
中に形成した中空のエアギャップ５の高さＨ1は、配線
２の高さＨ2よりも高く（Ｈ1＞Ｈ2）設定して形成した
ため、一方の配線２の表面から隣接する他方の配線２の
表面に寄生するフリンジ容量を、配線２の高さＨ2を越
えたエアギャップ５の頂部５ａの存在により低減するこ
とができる。
【００１６】次に、図１に示す本発明の実施形態１に係
る半導体装置の製造方法を図２に基づいて製造工程順に
説明する。
る半導体装置の製造方法を図２に基づいて製造工程順に
説明する。
【００１７】まず、図２（ａ）に示すように、絶縁膜１
ａ上に第１の金属配線層を例えば厚さ０．８μｍの膜厚
に形成した後、第１の金属配線層に対して、ＰＲによる
パターニング及び配線層のドライエッチングの加工を施
し、例えば最小幅０．６８μｍ、最小間隔０．５２μｍ
のパターンをもつ配線２，２を隣接して絶縁膜１ａ上に
形成する。
ａ上に第１の金属配線層を例えば厚さ０．８μｍの膜厚
に形成した後、第１の金属配線層に対して、ＰＲによる
パターニング及び配線層のドライエッチングの加工を施
し、例えば最小幅０．６８μｍ、最小間隔０．５２μｍ
のパターンをもつ配線２，２を隣接して絶縁膜１ａ上に
形成する。
【００１８】次に、図２（ｂ）に示すように、常圧ＣＶ
Ｄ装置などで分子の垂直方向成分を少なくして、絶縁膜
１ａ上に絶縁膜１ｂを全面に成膜する。この過程にて隣
接する配線２，２間の絶縁膜１ｂ中にエアギャップ５が
形成される。
Ｄ装置などで分子の垂直方向成分を少なくして、絶縁膜
１ａ上に絶縁膜１ｂを全面に成膜する。この過程にて隣
接する配線２，２間の絶縁膜１ｂ中にエアギャップ５が
形成される。
【００１９】エアギャップ５を形成する際、エアギャッ
プ５の最下端５ｂは、配線２の下辺２ｂとほぼ同じ高さ
位置付近に存在し、その最上端５ａは、配線２の上辺２
ａを越えて上方に延在するような条件で絶縁膜１ｂを成
膜する。
プ５の最下端５ｂは、配線２の下辺２ｂとほぼ同じ高さ
位置付近に存在し、その最上端５ａは、配線２の上辺２
ａを越えて上方に延在するような条件で絶縁膜１ｂを成
膜する。
【００２０】具体的に絶縁膜１ｂの成膜方法を説明する
と、常圧ＣＶＤ装置の下部電極６ｂ上に絶縁膜１ａが形
成された基板７をセットし、下部電極６ｂにバイアス電
源８からバイアス電圧を印加する。一方、下部電極６ｂ
と対をなす上部電極６ａに電源９から正電圧を印加する
と、常圧ＣＶＤ装置の下部電極６ｂ上に絶縁膜１ａが形
成された基板７をセットし、下部電極６ｂにバイアス電
源８からバイアス電圧を印加する。一方、下部電極６ｂ
と対をなす上部電極６ａに電源９から正電圧を印加する
【００２１】次に、絶縁膜１ｂ中にエアギャップ５が形
成される膜厚までは、下部電極６ｂにバイアス電源８か
ら低圧のバイアス電圧を印加して、絶縁膜１ａ上に絶縁
膜１ｂを成膜する。
成される膜厚までは、下部電極６ｂにバイアス電源８か
ら低圧のバイアス電圧を印加して、絶縁膜１ａ上に絶縁
膜１ｂを成膜する。
【００２２】絶縁膜１ｂ中にエアギャップ５が形成され
る膜厚まで絶縁膜１ｂが絶縁膜１ａ上に成膜された際
に、下部電極６ｂにバイアス電源８から印加するバイア
ス電圧を上昇させて印加し、絶縁膜１ｂを必要な膜厚ま
で成膜する。
る膜厚まで絶縁膜１ｂが絶縁膜１ａ上に成膜された際
に、下部電極６ｂにバイアス電源８から印加するバイア
ス電圧を上昇させて印加し、絶縁膜１ｂを必要な膜厚ま
で成膜する。
【００２３】或いは、絶縁膜１ｂ中にエアギャップ５が
形成される膜厚まで絶縁膜１ｂが絶縁膜１ａ上に成膜さ
れた際に、下部電極６ｂにバイアス電源８から印加する
バイアス電圧を低圧に保持したままで印加し続けて、絶
縁膜１ｂを必要な膜厚まで成膜するようにしてもよい。
形成される膜厚まで絶縁膜１ｂが絶縁膜１ａ上に成膜さ
れた際に、下部電極６ｂにバイアス電源８から印加する
バイアス電圧を低圧に保持したままで印加し続けて、絶
縁膜１ｂを必要な膜厚まで成膜するようにしてもよい。
【００２４】絶縁膜中に形成されるエアギャップ５は、
エアギャップ５の最上端５ａが配線２の上辺２ａより
０．３５μｍ高い位置にあり、エアギャップ５の幅が最
大０．３５μｍとなる寸法をもつような構造となるが、
この寸法に限定されるものではない。
エアギャップ５の最上端５ａが配線２の上辺２ａより
０．３５μｍ高い位置にあり、エアギャップ５の幅が最
大０．３５μｍとなる寸法をもつような構造となるが、
この寸法に限定されるものではない。
【００２５】さらに、図２（ｃ）に示すように、エアギ
ャップ５が形成された絶縁膜１ｂの膜厚を厚くする。
ャップ５が形成された絶縁膜１ｂの膜厚を厚くする。
【００２６】以上のように本発明の実施形態１によれ
ば、絶縁膜１ｂを成膜してエアギャップ５を形成する
際、ＣＶＤ装置の下部電極６ｂに印加するバイアス電圧
を制御して、絶縁膜１ｂを成膜するため、絶縁膜１ｂ中
に寸法精度の良いエアギャップ５を形成することができ
る。
ば、絶縁膜１ｂを成膜してエアギャップ５を形成する
際、ＣＶＤ装置の下部電極６ｂに印加するバイアス電圧
を制御して、絶縁膜１ｂを成膜するため、絶縁膜１ｂ中
に寸法精度の良いエアギャップ５を形成することができ
る。
【００２７】（実施形態２）図３は、本発明の実施形態
２に係る半導体装置を示す断面図である。
２に係る半導体装置を示す断面図である。
【００２８】図１に示す本発明の実施形態１に係る半導
体装置では、隣接する配線２，２間の絶縁膜１中に形成
した中空のエアギャップ５は、配線２より上方に延在さ
せたが、図３に示す本発明の実施形態２に係る半導体装
置は、隣接する配線２，２間の絶縁膜１中に形成した中
空のエアギャップ５を、配線２より下方に延在させたも
のである。
体装置では、隣接する配線２，２間の絶縁膜１中に形成
した中空のエアギャップ５は、配線２より上方に延在さ
せたが、図３に示す本発明の実施形態２に係る半導体装
置は、隣接する配線２，２間の絶縁膜１中に形成した中
空のエアギャップ５を、配線２より下方に延在させたも
のである。
【００２９】したがって、図３に示す本発明の実施形態
２に係る半導体装置によれば、隣接する配線２，２間の
絶縁膜１中に中空のエアギャップ５を形成しているた
め、隣接する配線２，２間の容量を低減することができ
る。
２に係る半導体装置によれば、隣接する配線２，２間の
絶縁膜１中に中空のエアギャップ５を形成しているた
め、隣接する配線２，２間の容量を低減することができ
る。
【００３０】さらに、隣接する配線２，２間の絶縁膜１
中に形成した中空のエアギャップ５は、配線２の下辺２
ｂよりも下方に延在して形成したため、一方の配線２の
表面から隣接する他方の配線２の表面に寄生するフリン
ジ容量を、配線２の高さＨ2を越えたエアギャップ５の
下部５ｂの存在により低減することができる。
中に形成した中空のエアギャップ５は、配線２の下辺２
ｂよりも下方に延在して形成したため、一方の配線２の
表面から隣接する他方の配線２の表面に寄生するフリン
ジ容量を、配線２の高さＨ2を越えたエアギャップ５の
下部５ｂの存在により低減することができる。
【００３１】なお、本発明の実施形態２に係る半導体装
置において、図３に示すように、隣接する配線２，２間
の絶縁膜１中に形成した中空のエアギャップ５を、配線
２の上辺２ａより上方に、及び下辺２ｂより下方にそれ
ぞれ延在させて形成するようにしてもよいものである。
置において、図３に示すように、隣接する配線２，２間
の絶縁膜１中に形成した中空のエアギャップ５を、配線
２の上辺２ａより上方に、及び下辺２ｂより下方にそれ
ぞれ延在させて形成するようにしてもよいものである。
【００３２】次に、図３に示す本発明の実施形態２に係
る半導体装置の製造方法を図４に基づいて製造工程順に
説明する。
る半導体装置の製造方法を図４に基づいて製造工程順に
説明する。
【００３３】まず、図４（ａ）に示すように、絶縁膜１
ａ上に第１の金属配線層を例えば厚さ０．８μｍの膜厚
に形成した後、第１の金属配線層に対して、ＰＲによる
パターニング及び配線層のドライエッチングの加工を施
し、例えば最小幅０．６８μｍ、最小間隔０．５２μｍ
のパターンをもつ配線２，２を隣接して絶縁膜１ａ上に
形成する。
ａ上に第１の金属配線層を例えば厚さ０．８μｍの膜厚
に形成した後、第１の金属配線層に対して、ＰＲによる
パターニング及び配線層のドライエッチングの加工を施
し、例えば最小幅０．６８μｍ、最小間隔０．５２μｍ
のパターンをもつ配線２，２を隣接して絶縁膜１ａ上に
形成する。
【００３４】このときのドライエッチング工程におい
て、隣接する配線２，２間の絶縁膜１ａをオーバーエッ
チすることにより、絶縁膜１ａを配線２の下辺２ｂより
下方、例えば０．３μｍの深さに掘り下げる。
て、隣接する配線２，２間の絶縁膜１ａをオーバーエッ
チすることにより、絶縁膜１ａを配線２の下辺２ｂより
下方、例えば０．３μｍの深さに掘り下げる。
【００３５】次に、図４（ｂ）に示すように、常圧ＣＶ
Ｄ装置などで分子の垂直方向成分を少なくして、絶縁膜
１ａ上に絶縁膜１ｂを全面に成膜する。この過程にて隣
接する配線２，２間の絶縁膜１ｂ中にエアギャップ５が
形成される。
Ｄ装置などで分子の垂直方向成分を少なくして、絶縁膜
１ａ上に絶縁膜１ｂを全面に成膜する。この過程にて隣
接する配線２，２間の絶縁膜１ｂ中にエアギャップ５が
形成される。
【００３６】具体的に絶縁膜１ｂの成膜方法を説明する
と、図２と同様に、常圧ＣＶＤ装置の下部電極６ｂ上に
絶縁膜１ａが形成された基板７をセットし、下部電極６
ｂにバイアス電源８からバイアス電圧を印加する。一
方、下部電極６ｂと対をなす上部電極６ａに電源９から
正電圧を印加する
と、図２と同様に、常圧ＣＶＤ装置の下部電極６ｂ上に
絶縁膜１ａが形成された基板７をセットし、下部電極６
ｂにバイアス電源８からバイアス電圧を印加する。一
方、下部電極６ｂと対をなす上部電極６ａに電源９から
正電圧を印加する
【００３７】次に、絶縁膜１ｂ中にエアギャップ５が形
成される膜厚までは、下部電極６ｂにバイアス電源８か
ら低圧のバイアス電圧を印加して、絶縁膜１ａ上に絶縁
膜１ｂを成膜する。
成される膜厚までは、下部電極６ｂにバイアス電源８か
ら低圧のバイアス電圧を印加して、絶縁膜１ａ上に絶縁
膜１ｂを成膜する。
【００３８】絶縁膜１ｂ中にエアギャップ５が形成され
る膜厚まで絶縁膜１ｂが絶縁膜１ａ上に成膜された際
に、下部電極６ｂにバイアス電源８から印加するバイア
ス電圧を上昇させて印加し、絶縁膜１ｂを必要な膜厚ま
で成膜する。
る膜厚まで絶縁膜１ｂが絶縁膜１ａ上に成膜された際
に、下部電極６ｂにバイアス電源８から印加するバイア
ス電圧を上昇させて印加し、絶縁膜１ｂを必要な膜厚ま
で成膜する。
【００３９】或いは、絶縁膜１ｂ中にエアギャップ５が
形成される膜厚まで絶縁膜１ｂが絶縁膜１ａ上に成膜さ
れた際に、下部電極６ｂにバイアス電源８から印加する
バイアス電圧を低圧に保持したままで印加し続けて、絶
縁膜１ｂを必要な膜厚まで成膜するようにしてもよい。
形成される膜厚まで絶縁膜１ｂが絶縁膜１ａ上に成膜さ
れた際に、下部電極６ｂにバイアス電源８から印加する
バイアス電圧を低圧に保持したままで印加し続けて、絶
縁膜１ｂを必要な膜厚まで成膜するようにしてもよい。
【００４０】絶縁膜中に形成されるエアギャップ５は、
エアギャップ５の最上端５ａが配線２の上辺２ａより
０．３５μｍ高い位置にあり、かつエアギャップ５の最
下端５ｂが配線２の下辺２ｂより０．１μｍ低い位置に
あり、エアギャップ５の幅が最大０．３５μｍとなる寸
法をもつような構造となるが、この寸法に限定されるも
のではない。
エアギャップ５の最上端５ａが配線２の上辺２ａより
０．３５μｍ高い位置にあり、かつエアギャップ５の最
下端５ｂが配線２の下辺２ｂより０．１μｍ低い位置に
あり、エアギャップ５の幅が最大０．３５μｍとなる寸
法をもつような構造となるが、この寸法に限定されるも
のではない。
【００４１】さらに、図４（ｃ）に示すように、エアギ
ャップ５が形成された絶縁膜１ｂの膜厚を厚くする。
ャップ５が形成された絶縁膜１ｂの膜厚を厚くする。
【００４２】以上のように本発明の実施形態２によれ
ば、図３及び図４に示すように、隣接する配線２，２間
の絶縁膜１中に形成した中空のエアギャップ５を、配線
２の上辺２ａより上方に、及び下辺２ｂより下方にそれ
ぞれ延在させて形成するため、一方の配線２の表面及び
裏面から隣接する他方の配線２の表面及び裏面に寄生す
るフリンジ容量を、配線２の高さＨ2を越えたエアギャ
ップ５の頂部５ａの存在により低減することができる。
ば、図３及び図４に示すように、隣接する配線２，２間
の絶縁膜１中に形成した中空のエアギャップ５を、配線
２の上辺２ａより上方に、及び下辺２ｂより下方にそれ
ぞれ延在させて形成するため、一方の配線２の表面及び
裏面から隣接する他方の配線２の表面及び裏面に寄生す
るフリンジ容量を、配線２の高さＨ2を越えたエアギャ
ップ５の頂部５ａの存在により低減することができる。
【００４３】さらに、絶縁膜１ｂを成膜してエアギャッ
プ５を形成する際、ＣＶＤ装置の下部電極６ｂに印加す
るバイアス電圧を制御して、絶縁膜１ｂを成膜するた
め、絶縁膜１ｂ中に寸法精度の良いエアギャップ５を形
成することができる。
プ５を形成する際、ＣＶＤ装置の下部電極６ｂに印加す
るバイアス電圧を制御して、絶縁膜１ｂを成膜するた
め、絶縁膜１ｂ中に寸法精度の良いエアギャップ５を形
成することができる。
【００４４】
【発明の効果】以上のように本発明によれば、絶縁膜を
成膜してエアギャップを形成する際、ＣＶＤ装置の下部
電極に印加するバイアス電圧を制御して、絶縁膜を成膜
するため、絶縁膜中に寸法精度の良いエアギャップを形
成することができ、したがって、隣接配線間の容量を低
減することができるとともに、配線の表面に寄生するフ
リンジ容量を低減することができ、配線に寄生する全体
の容量を低減することができる。
成膜してエアギャップを形成する際、ＣＶＤ装置の下部
電極に印加するバイアス電圧を制御して、絶縁膜を成膜
するため、絶縁膜中に寸法精度の良いエアギャップを形
成することができ、したがって、隣接配線間の容量を低
減することができるとともに、配線の表面に寄生するフ
リンジ容量を低減することができ、配線に寄生する全体
の容量を低減することができる。
【図１】本発明の実施形態１に係る半導体装置を示す断
面図である。
面図である。
【図２】本発明の実施形態１に係る半導体装置の製造方
法を製造工程順を示す断面図である。
法を製造工程順を示す断面図である。
【図３】本発明の実施形態２に係る半導体装置を示す断
面図である。
面図である。
【図４】本発明の実施形態２に係る半導体装置の製造方
法を製造工程順を示す断面図である。
法を製造工程順を示す断面図である。
１ 絶縁膜 ２ 配線 ５ エアギャップ
Claims (3)
- 【請求項１】 隣接する配線間の絶縁膜中に中空のエア
ギャップを有する半導体装置であって、 前記エアギャップは、前記配線の上辺より上方に、及び
下辺より下方にそれぞれ延在させて形成したものである
ことを特徴とする半導体装置。 - 【請求項２】 隣接する配線間の絶縁膜中にエアギャッ
プを形成する半導体装置の製造方法であって、 気相成長法を用いて分子の垂直成分方向を少なく設定
し、かつエアギャップ形成時のバイアス電圧を低圧に設
定して、隣接する配線間の絶縁膜中にエアギャップを形
成し、 次に、前記バイアス電圧を上昇させて、エアギャップが
形成された絶縁膜の膜厚を増大させることを特徴とする
半導体装置の製造方法。 - 【請求項３】 隣接する配線間の絶縁膜中にエアギャッ
プを形成する半導体装置の製造方法であって、 気相成長法を用いて分子の垂直成分方向を少なく設定
し、かつエアギャップ形成時のバイアス電圧を低圧に設
定して、隣接する配線間の絶縁膜中にエアギャップを形
成し、 次に、前記バイアス電圧を低圧に保持したままで、エア
ギャップが形成された絶縁膜の膜厚を増大させることを
特徴とする半導体装置の製造方法。
Priority Applications (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP10344180A JP2000174116A (ja) | 1998-12-03 | 1998-12-03 | 半導体装置及びその製造方法 |
| US09/454,122 US6303487B1 (en) | 1998-12-03 | 1999-12-03 | Method for forming an air gap in an insulating film between adjacent interconnection conductors in a semiconductor device |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP10344180A JP2000174116A (ja) | 1998-12-03 | 1998-12-03 | 半導体装置及びその製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JP2000174116A true JP2000174116A (ja) | 2000-06-23 |
Family
ID=18367254
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP10344180A Pending JP2000174116A (ja) | 1998-12-03 | 1998-12-03 | 半導体装置及びその製造方法 |
Country Status (2)
| Country | Link |
|---|---|
| US (1) | US6303487B1 (ja) |
| JP (1) | JP2000174116A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100420379B1 (ko) * | 2000-09-28 | 2004-03-04 | 엔이씨 일렉트로닉스 코포레이션 | 반도체 장치와 그 제조 방법 |
| CN110880475A (zh) * | 2018-09-06 | 2020-03-13 | 长鑫存储技术有限公司 | 空气隙形成方法 |
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| US7009272B2 (en) * | 2002-12-28 | 2006-03-07 | Intel Corporation | PECVD air gap integration |
| US6693355B1 (en) * | 2003-05-27 | 2004-02-17 | Motorola, Inc. | Method of manufacturing a semiconductor device with an air gap formed using a photosensitive material |
| US6875685B1 (en) | 2003-10-24 | 2005-04-05 | International Business Machines Corporation | Method of forming gas dielectric with support structure |
| DE102005039323B4 (de) * | 2005-08-19 | 2009-09-03 | Infineon Technologies Ag | Leitbahnanordnung sowie zugehöriges Herstellungsverfahren |
| US8497203B2 (en) | 2010-08-13 | 2013-07-30 | International Business Machines Corporation | Semiconductor structures and methods of manufacture |
| KR20120025315A (ko) * | 2010-09-07 | 2012-03-15 | 삼성전자주식회사 | 반도체 소자 및 그 제조 방법 |
| KR102003881B1 (ko) * | 2013-02-13 | 2019-10-17 | 삼성전자주식회사 | 반도체 소자 및 그 제조 방법 |
| US9859151B1 (en) * | 2016-07-08 | 2018-01-02 | Asm Ip Holding B.V. | Selective film deposition method to form air gaps |
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| Publication number | Priority date | Publication date | Assignee | Title |
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| JPS57190331A (en) | 1981-05-20 | 1982-11-22 | Toshiba Corp | Semiconductor device and manufacture thereof |
| JPH0955431A (ja) | 1995-08-15 | 1997-02-25 | Nippon Steel Corp | 半導体装置の製造方法 |
| JP3399173B2 (ja) | 1995-08-18 | 2003-04-21 | ソニー株式会社 | 半導体集積回路装置 |
| US5728631A (en) * | 1995-09-29 | 1998-03-17 | Taiwan Semiconductor Manufacturing Company, Ltd. | Method for forming a low capacitance dielectric layer |
| US5893750A (en) * | 1995-11-13 | 1999-04-13 | Advanced Micro Devices, Inc. | Method for forming a highly planarized interlevel dielectric structure |
| JPH09167766A (ja) | 1995-12-15 | 1997-06-24 | Hitachi Ltd | プラズマ化学気相成長装置及び半導体装置の製造方法 |
| JP2917940B2 (ja) | 1996-11-20 | 1999-07-12 | 日本電気株式会社 | 半導体装置の製造方法 |
| JP2998678B2 (ja) | 1997-02-17 | 2000-01-11 | 日本電気株式会社 | 半導体装置の製造方法 |
| US6117345A (en) * | 1997-04-02 | 2000-09-12 | United Microelectronics Corp. | High density plasma chemical vapor deposition process |
-
1998
- 1998-12-03 JP JP10344180A patent/JP2000174116A/ja active Pending
-
1999
- 1999-12-03 US US09/454,122 patent/US6303487B1/en not_active Expired - Fee Related
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| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100420379B1 (ko) * | 2000-09-28 | 2004-03-04 | 엔이씨 일렉트로닉스 코포레이션 | 반도체 장치와 그 제조 방법 |
| CN110880475A (zh) * | 2018-09-06 | 2020-03-13 | 长鑫存储技术有限公司 | 空气隙形成方法 |
Also Published As
| Publication number | Publication date |
|---|---|
| US6303487B1 (en) | 2001-10-16 |
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