KR20140028908A - 금속 배선을 포함하는 반도체 소자의 형성방법 - Google Patents
금속 배선을 포함하는 반도체 소자의 형성방법 Download PDFInfo
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Abstract
본 발명의 금속 배선을 포함하는 반도체 소자의 형성방법은, 금속간 절연막 내에 금속 배선 패턴을 형성하는 단계; 금속간 절연막을 리세스시켜 금속 배선 패턴의 외측 측벽의 일부를 노출시키는 단계; 금속 배선 패턴의 노출된 측벽, 상부면 및 금속간 절연막의 표면을 따라 연장하게 실리콘 리치 질화물층을 형성하는 단계; 실리콘 리치 질화물층이 금속 배선 패턴과 접하는 상부면의 계면에 금속 실리사이드막을 형성하는 단계; 질화물층 상에 1차 식각 공정을 수행하여 금속 배선 패턴 사이의 상기 금속간 절연막 표면을 노출시키는 단계; 금속간 절연막의 노출 표면에 2차 식각 공정을 수행하여 금속 배선 패턴 사이에 오픈 영역을 형성하는 단계; 및 금속 배선 패턴 상에 캡핑 절연막을 형성하여 금속 배선 패턴들 사이에 에어갭을 형성하는 단계를 포함한다.
Description
본 발명은 반도체 소자 제조에 관한 것으로서, 보다 상세하게는 금속 배선을 포함하는 반도체 소자의 형성방법에 관한 것이다.
반도체 소자의 제품개발이 진행되면서 제품의 사이즈가 점점 감소하고 패턴의 밀집도(density)는 증가하면서 금속 배선들 사이의 기생 캐패시턴스(capacitance)와 배선 저항은 점점 커지는 반면, 동작 속도는 점점 더 빠른 제품을 요구하고 있다. 특히 금속 배선들 사이의 간격이 점점 감소함에 따라 기생 캐패시턴스 값이 급속도로 증가하고 있다. 이로 인해 RC 신호 지연 문제가 이슈가 되고 있다. 현재의 금속 배선에서 갖는 RC 신호 지연(여기서'R'은 배선저항, 'C'는 절연막의 정전용량)을 감소시키기 위해, 금속 배선의 저항을 낮추려는 연구와 함께 기생 캐패시턴스 값을 낮추기 위한 연구가 진행 중이다. 예를 들어, 금속 배선 물질로 저항이 낮은 구리가 도입되었으며, 금속 배선간 절연막은 유전율이 낮은 박막으로 채워지고 있다. 그러나 유전율이 낮은 절연막일수록 막 내부에 기공 함량이 증가함에 따라 기계적 강도가 급격하게 낮아지는 문제가 있다. 이로 인해 반도체 소자를 제조하는 공정, 예컨대 식각 등의 공정을 진행하는 과정에서 막이 갈라지거나 들뜨는 현상이 발생되어 소자의 신뢰성을 저하시키는 문제가 있다.
본 발명이 이루고자 하는 기술적 과제는, 금속 배선 패턴들 사이에 낮은 기생 캐패시턴스 값을 구현하여 RC 신호 지연을 개선하여 소자의 동작 특성을 향상시킬 수 있는 금속 배선을 포함하는 반도체 소자의 형성방법을 제공하는 데 있다.
본 발명의 일 실시예에 따른 금속 배선을 포함하는 반도체 소자의 형성방법은, 금속간 절연막 내에 금속 배선 패턴을 형성하는 단계; 상기 금속간 절연막을 리세스시켜 상기 금속 배선 패턴의 외측 측벽의 일부를 노출시키는 단계; 상기 금속 배선 패턴의 노출된 측벽, 상부면 및 금속간 절연막의 표면을 따라 연장하게 실리콘 리치 질화물층을 형성하는 단계; 상기 실리콘 리치 질화물층이 상기 금속 배선 패턴과 접하는 상부면의 계면 에 금속 실리사이드막을 형성하는 단계; 상기 질화물층 상에 1차 식각 공정을 수행하여 상기 금속 배선 패턴 사이의 상기 금속간 절연막 표면을 노출시키는 단계; 상기 금속간 절연막의 노출 표면에 2차 식각 공정을 수행하여 상기 금속 배선 패턴 사이에 오픈 영역을 형성하는 단계; 및 상기 금속 배선 패턴 상에 캡핑 절연막을 형성하여 상기 금속 배선 패턴들 사이에 에어갭을 형성하는 단계를 포함하는 것을 특징으로 한다.
상기 금속 실리사이드막을 형성하는 단계는, 상기 실리콘 리치 질화물층을 형성하는 단계 이후에, 상기 실리콘 리치 질화물층 상에 암모니아(NH3) 가스를 공급하여 상기 실리콘 리치 질화물층 내의 실리콘(Si)을 제거하면서 상기 실리콘 리치 질화물층과 상기 금속 배선 패턴의 금속이온 사이의 화학 반응으로 금속 실리사이드막을 형성하는 단계를 포함한다.
본 발명의 다른 실시예에 따른 금속 배선을 포함하는 반도체 소자의 형성방법은, 반도체 기판 상에 콘택 플러그가 관통하는 층간절연막을 형성하는 단계; 상기 층간절연막 상에 상기 콘택 플러그의 표면을 노출시키는 콘택홀을 포함하는 식각 정지막을 형성하는 단계; 상기 콘택홀을 고밀도 플라즈마 공정으로 형성된 산화막으로 매립하는 단계; 상기 산화막 상에 제1 절연막 및 상기 제1 절연막보다 식각 속도가 빠른 제2 절연막이 적층된 구조의 금속간 절연막을 형성하는 단계; 상기 금속간 절연막을 식각하여 금속 배선용 트렌치를 형성하고, 상기 금속 배선용 트렌치를 메우는 금속 배선 패턴을 형성하는 단계; 상기 금속간 절연막을 제거하는 리세스 공정으로 상기 금속 배선 패턴의 외측 측벽을 노출시키는 단계; 및 상기 금속 배선 패턴의 상부 측면부를 두텁게 증착하는 오버행 구조의 절연막을 형성하여 상기 금속 배선 패턴들 사이에 에어 갭을 형성하는 단계를 포함하는 것을 특징으로 한다.
상기 제1 절연막은 비정질 카본막을 포함하여 형성하고, 상기 제2 절연막은 PETEOS막을 포함하여 형성할 수 있다.
상기 에어 갭을 형성하는 단계는, 상기 리세스 공정에서 노출된 상기 금속 배선 패턴의 노출된 측벽, 상부면 및 식각정지막의 표면을 따라 연장하게 실리콘 리치 질화물층을 형성하는 단계; 상기 실리콘 리치 질화물층 상에 암모니아 가스를 공급하여 실리콘 리치 질화물층 내의 실리콘을 제거하면서 상기 실리콘 리치 질화물층의 실리콘과 상기 금속 배선 패턴의 금속과의 반응으로 금속 실리사이드막을 형성하는 단계; 및 상기 금속 배선 패턴의 상부 측면부를 두텁게 증착하는 오버행 구조의 캡핑 절연막을 형성하는 단계를 포함하는 것이 바람직하다.
본 발명의 또 다른 실시예에 따른 금속 배선을 포함하는 반도체 소자의 형성방법은, 반도체 기판 상에 콘택 플러그가 관통하는 층간절연막을 형성하는 단계; 상기 층간절연막 상에 상기 콘택 플러그의 표면을 노출시키는 콘택홀을 포함하는 식각 정지막을 형성하는 단계; 상기 콘택홀의 노출면을 따라 고밀도 플라즈마 공정을 이용하여 라이너 산화막을 형성하는 단계; 상기 콘택홀을 매립하면서 금속 배선 패턴이 형성될 높이로 금속간 절연막을 형성하는 단계; 상기 금속간 절연막을 식각하여 금속 배선용 트렌치를 형성하는 단계; 상기 금속 배선용 트렌치를 메우는 금속 배선 패턴을 형성하는 단계; 상기 금속간 절연막을 제거하는 리세스 공정으로 상기 금속 배선 패턴의 외측 측벽을 노출시키는 단계; 및 상기 금속 배선 패턴의 상부 측면부를 두텁게 증착하는 오버행 구조의 절연막을 형성하여 상기 금속 배선 패턴들 사이에 에어 갭을 형성하는 단계를 포함하는 것을 특징으로 하나.
상기 금속간 절연막은 HARP(High Aspect Ratio Process) 과정으로 형성된 테오스층을 포함하는 것이 바람직하다.
본 발명에 따르면, 낮은 기생 캐패시턴스 값을 구현하기 위해 금속 배선 패턴들 사이에 에어 갭을 형성하는 과정에서 배리어 금속 패턴이 제거되는 것을 방지할 수 있다. 배리어 금속 패턴이 제거되는 것을 방지하여 금속 배선 패턴이 외부에 노출되는 것을 방지함으로써 금속 원자가 이동하여 브릿지를 유발하는 것을 방지할 수 있다.
또한, 금속 배선 패턴의 상부면을 덮는 금속 실리사이드막을 형성하기 위한 증착 공정을 생략하여 원하는 부분에만 선택적으로 형성할 수 있다.
도 1 내지 도 11은 본 발명의 일 실시예에 따른 금속 배선을 포함하는 반도체 소자의 형성방법을 설명하기 위해 나타내보인 도면들이다.
도 12 내지 도 20은 본 발명의 다른 실시예에 따른 금속 배선을 포함하는 반도체 소자의 형성방법을 설명하기 위해 나타내보인 도면들이다.
도 21 내지 도 28은 본 발명의 또 다른 실시예에 따른 금속 배선을 포함하는 반도체 소자의 형성방법을 설명하기 위해 나타내보인 도면들이다.
도 12 내지 도 20은 본 발명의 다른 실시예에 따른 금속 배선을 포함하는 반도체 소자의 형성방법을 설명하기 위해 나타내보인 도면들이다.
도 21 내지 도 28은 본 발명의 또 다른 실시예에 따른 금속 배선을 포함하는 반도체 소자의 형성방법을 설명하기 위해 나타내보인 도면들이다.
이하, 첨부한 도면을 참조하여 본 발명의 바람직한 실시예에 대해 상세히 설명하고자 한다. 그러나 본 발명은 여러 가지 상이한 형태로 구현될 수 있으며 여기에서 설명하는 실시예에 한정되지 않는다.
도 1 내지 도 11은 본 발명의 일 실시예에 따른 금속 배선을 포함하는 반도체 소자의 형성방법을 설명하기 위해 나타내보인 도면들이다.
도 1을 참조하면, 반도체 기판(100) 상에 콘택 플러그(120)가 관통하는 층간절연막(110)을 형성한다. 여기서 콘택 플러그(120)는 반도체 기판(100) 상의 하부 구조물(105)과 연결된다. 하부 구조물(105)은 트랜지스터, 캐패시터, 접합층(junction), 도전층 등을 포함할 수 있다. 콘택 플러그(120)는 층간절연막(110)을 선택적으로 식각하여 층간절연막(110) 내에 콘택홀을 형성하고, 콘택홀을 도전 물질, 예컨대 폴리실리콘으로 채워 형성할 수 있다. 여기서 도전 물질로 콘택홀을 매립한 다음, 화학적기계적연마(CMP: Chemical Mechanical Polishing) 방식으로 표면을 평탄화하는 공정을 진행할 수 있다. 계속해서 층간절연막(110) 상에 식각정지막(130) 및 금속간 절연막(IMD; Inter metal dielectric, 140)을 순차적으로 적층한다. 식각정지막(130)은 질화물계 물질을 포함하여 500Å 내지 600Å의 두께로 형성하는 것이 바람직하다. 금속간 절연막(140)은 실리콘산화물(SiO2)을 포함하는 단일막 또는 적어도 2층 적층된 복합 구조로 형성할 수 있다.
다음에 금속간 절연막(140) 상에 하드마스크막 및 포토레지스트를 순차적으로 형성하고, 포토레지스트 상에 노광 및 현상 공정을 포함하는 리소그래피공정을 수행하여 포토레지스트 패턴(미도시함)을 형성한 다음, 이를 이용하여 하드마스크막을 패터닝하여 하드마스크막 패턴(150)을 형성한다. 하드마스크막 패턴(150)은 비록 도면에 도시하지는 않았지만, 반도체 기판(100)의 일 방향을 따라 라인(line) 형상으로 형성될 수 있다. 하드마스크막 패턴(150)은 콘택 플러그(120)가 형성된 영역을 덮고 있는 금속간 절연막(140)의 표면을 노출하는 오픈 영역(155)을 포함한다.
도 2를 참조하면, 하드마스크막 패턴(150)을 식각마스크로 금속간 절연막(140)의 노출 부분을 식각하여 식각 정지막(130)을 노출시킨다. 계속해서 식각정지막(130)을 식각하여 콘택 플러그(120)의 표면을 노출시키는 금속 배선용 트렌치(160)를 형성한다. 그리고 하드마스크막 패턴(150)을 제거한다. 금속 배선용 트렌치(160)은 바닥부가 상부 입구보다 폭이 상대적으로 좁은 네거티브 슬로프(negative slope)를 가지게 형성된다.
도 3을 참조하면, 금속 배선용 트렌치(160)를 포함하는 반도체 기판(100) 전면에 배리어금속막(165)을 형성한다. 배리어금속막(165)은 이후 형성할 금속 배선용 도전물질로 이용하는 구리(Cu) 이온이 금속간 절연막(140) 방향으로 이동하는 것을 방지하는 역할을 한다. 배리어금속막(165)은 탄탈륨(Ta)막, 탄탈륨질화물(TaN)막 또는 탄탈륨(Ta)막 및 탄탈륨질화물(TaN)막의 적층막으로 형성할 수 있다. 배리어금속막(165)은 단차 피복성(step coverage)이 우수한 원자층증착(ALD; Atomic layer deposition) 방식 또는 금속유기화학증착(MOCVD; Metal Organic Chemical Vapor Deposition) 방식으로 형성할 수 있다.
계속해서 배리어금속막(165)이 형성된 금속 배선용 트렌치(160)를 금속막(170)을 이용하여 매립한다. 이를 위해 배리어금속막(165) 상에 시드금속막(미도시함)을 형성한다. 시드금속막은 트렌치를 매립하는 금속 배선용 도전물질을 형성하기 위한 시드(seed)역할을 한다. 시드금속막은 구리(Cu)를 포함하여 형성하고, 물리적기상증착(PVD; Physical vapor deposition) 방식을 이용하여 증착한다. 다음에 전기 도금(electro plating) 방식을 이용하여 금속막(170)으로 금속 배선용 트렌치(160)를 매립한다.
도 4를 참조하면, 금속 배선용 금속막(170) 및 배리어금속막(165) 상에 평탄화 공정을 수행하여 금속 배선 패턴(175')을 형성한다. 금속 배선 패턴(175')은 금속막 패턴(170') 및 배리어금속 패턴(165')을 포함한다. 여기서 평탄화 공정은 금속간 절연막(140)의 표면이 노출되는 시점까지 진행한다. 평탄화 공정은 에치백(etch back) 공정 또는 화학적기계적연마(CMP) 공정을 이용하여 진행하는 것이 바람직하다.
도 5를 참조하면, 금속간 절연막(140)을 리세스하여 배리어금속 패턴(165')의 외측 측벽의 일부를 노출시킨다. 이를 위해 금속간 절연막(140) 상에 리세스 공정을 수행하여 소정 깊이(r1), 예를 들어 250Å 내지 350Å만큼, 바람직하게는 표면으로부터 300Å의 깊이만큼 리세스시켜 배리어금속 패턴(165')의 외측 측벽의 일부를 노출시킨다. 여기서 리세스 공정은 불산(HF)용액을 이용한 습식 식각 공정으로 진행한다. 불산(HF) 용액 및 물(H2O)을 1:5 이상으로 혼합된 습식 식각 용액을 이용한다. 여기서 습식 식각 공정은 금속 배선 패턴(175')이 형성된 반도체 기판(100)을 습식 식각 용액에 담구는 딥(dip) 과정을 이용하여 진행하며, 딥 시간은 1내지 7초 동안 수행하고, 7초를 넘기지 않게 진행한다. 이 경우 반도체 기판(100)을 습식 식각 용액에 담궈지는 시간이 7초 이하의 짧은 시간 동안 진행함에 따라 코발트 텅스텐 인(CoWP)막 또는 코발트막과 같이 일반적으로 금속 배선 패턴(175') 상부면을 덮는 캡핑막으로 적용하는 물질막의 적용을 생략할 수 있다.
도 6을 참조하면, 리세스 공정에서 노출된 배리어금속 패턴(165')의 외측 측벽, 상부면 및 금속간 절연막(140)을 따라 실리콘 리치 질화물(Si-rich nitride)층(180)을 증착한다. 이를 위해 먼저 반도체 기판(100)을 공정 챔버(chamber, 미도시함) 내에 배치한다. 다음에 400도의 온도에서 증착 챔버 내에 NH3 플라즈마를 형성하고 반도체 기판(100) 방향으로 NH3 플라즈마 이온을 흡착시켜 트리트먼트 공정을 수행한다. 이러한 트리트먼트 공정에 의해 리세스 공정을 진행한 이후에 대기시간이 발생하면서 금속 배선 패턴(175')의 상부면에 형성된 구리 산화물이 제거된다.
다음에 실란(SiH4) 가스 및 암모니아(NH3) 가스를 포함하는 질화물 증착 소스를 증착 챔버 내에 공급하고, 반도체 기판(100) 방향으로 흡착시켜 실리콘질화물보다 높은 실리콘 조성비를 가지는 실리콘 리치 질화물층(180)을 증착한다. 이 경우 증착 챔버 내의 압력은 4.2torr로 유지하고, 295W의 고주파수(High Frequency)에서 실란(SiH4) 가스는 200sccm으로 공급하고, 암모니아(NH3) 가스는 200sccm으로 공급한다. 실리콘 리치 질화물층(180)은 45Å 내지 55Å, 바람직하게는 50Å의 두께로 증착한다. 이때, 흐름량은 (+), (-) 10% 정도 각각 변화시킬 수 있으며, 온도 또는 압력 또한 (+), (-) 10% 정도 변화시킬 수 있다.
도 7을 참조하면, 동일한 압력 및 주파수에서 실란(SiH4) 가스를 제외한 암모니아(NH3) 가스만 200sccm의 유량으로 공급하여 실리콘 리치 질화물층(180)에서 실리콘(Si)을 제거한다. 이 과정에서 금속 배선 패턴(175')의 상부면의 구리(Cu)와 실리콘 리치 질화물층(180)의 실리콘(Si) 사이에 화학적 반응이 일어나면서 금속 배선 패턴(175')의 상부면의 계면에 금속 실리사이드막(185), 즉, 구리실리사이드(CuSix)막이 형성된다. 금속 배선 패턴(175')의 상부면의 계면에 형성된 금속 실리사이드막(185)은 금속 배선 패턴(175') 내의 구리(Cu) 이온의 이동을 방지하는 배리어 역할을 한다.
도 8을 참조하면, 실리콘 리치 질화물층(180) 상에 질화물층(190)을 형성한다. 구체적으로, 실리콘 리치 질화물층(180) 상에 실란(SiH4) 가스 및 암모니아(NH3) 가스를 포함하는 질화물 증착 소스를 추가로 공급한다. 이 경우 증착 챔버 내의 압력은 4.2torr로 유지하고, 800W의 고주파수(High Frequency)에서 실란(SiH4) 가스는 290sccm으로 공급하고, 암모니아(NH3) 가스는 320sccm으로 공급한다. 질화물층(190)은 100Å 내지 200Å의 두께로 증착한다. 이때, 흐름량은 (+), (-) 10% 정도 각각 변화시킬 수 있으며, 온도 또는 압력 또한 (+), (-) 10% 정도 변화시킬 수 있다. 그 결과로 질화물층(190)은 실란 가스를 기준으로 하는 질화물의 특성에 의해 금속간 절연막(140) 위에서는 질화물층이 거의 증착되지 않고, 금속 배선 패턴(175')의 측면부에서 증착 속도가 더 빠르게 나타남에 따라 상부 측면부에서 두텁게 증착되는 오버행(overhang, A)이 나타난다. 이러한 실리콘 리치 질화물층(180) 및 질화물층(190)을 형성하는 공정은 모두 하나의 공정 챔버 내에서 인시츄(in-situ)로 진행한다.
도 9를 참조하면, 반도체 기판(100) 상에 1차 건식 식각 공정을 수행한다. 1차 건식 식각 공정은 금속 배선 패턴(175') 사이의 금속간 절연막(140) 상부에 증착된 실리콘 리치 질화물층(180, 도 8 참조) 및 질화물층(190) 부분을 제거하게 된다. 1차 건식 식각 공정은 별도의 식각 마스크를 이용하기 않고 각 물질막들의 식각 속도 차이를 이용하는 블랭킷 식각(blanket etch) 공정을 이용하여 진행한다. 이를 위해 산화물 대비 질화물의 식각 선택비가 작아서 산화물과 질화물의 식각속도(etch rate)가 거의 동일한 건식 식각 소스를 공급한다. 그러면 금속 배선 패턴(175') 사이의 금속간 절연막(140)의 표면이 노출된다.
도 10을 참조하면, 표면이 노출된 금속간 절연막(140) 상에 2차 건식 식각 공정을 수행한다. 2차 건식 식각 공정은 금속간 절연막(140)을 식각하여 캐비티(cavity, 193)를 형성한다. 2차 건식 식각 공정은 1차 건식 식각 공정도 마찬가지로 별도의 식각 마스크를 이용하기 않고 각 물질막들의 식각 속도 차이를 이용하는 블랭킷 식각 공정을 이용하여 진행한다. 이를 위해 1차 건식 식각 공정보다 산화물 대비 질화물의 식각 선택비가 커서 산화물이 질화물의 식각속도(etch rate)보다 거의 30배 빠른 건식 식각 소스를 공급한다. 그러면 금속 배선 패턴(175')의 상부면 및 측벽 일부를 덮고 있는 질화물층(190)보다 금속간 절연막(140)의 식각 속도가 빠르므로 더 빠르게 제거되고, 이 2차 건식 식각 공정을 진행하는 동안 금속 배선 패턴(175')의 측벽에 발생된 질화물층(190)의 오버행(A, 도 8 참조) 부분이 식각되어 완만한 표면을 가지게 된다. 2차 건식 식각 공정은 금속간 절연막(140) 하부의 식각 정지막(130)의 표면이 노출되는 지점까지 진행한다.
이 경우 금속 배선 패턴(175')의 측면에는 금속간 절연막(140')이 남아 있어 2차 건식 식각 공정을 진행하는 동안 배리어금속 패턴(165')의 노출면을 덮고 있으므로 식각 소스의 침투에 의해 배리어금속 패턴(165')이 제거되는 것을 방지한다. 또한, 금속 배선 패턴(175')의 상부에는 질화물층(190)이 오버행을 가지게 형성된 상태에서 1차 및 2차 건식 식각 공정을 진행하므로, 오버행된 부분만 제거되어 금속 배선 패턴(175')의 상부를 덮게 된다.
도 11을 참조하면, 반도체 기판(100) 상에 금속 배선 패턴(175')들을 덮는 캡핑 절연막(195)을 형성한다. 그러면 금속 배선 패턴(175')들 사이에 위치하는 캐비티(193, 도 10 참조) 자리에는 에어 갭(air gap, 197)이 형성된다. 캡핑 절연막(195)은 단차 피복성(step coverage)이 취약한 공정, 에를 들어 PECVD(Plasma enhanced chemical vapor deposition) 공정으로 형성하거나 매립 특성이 낮은 물질을 이용하여 형성하면 보다 용이하게 에어 갭(197)이 형성될 수 있다.
한편, 금속간 절연막의 적층 구조 및 물질을 다양화하여 금속간 절연막을 리세스 시키는 과정에서 유발되는 문제점들을 개선할 수 있다. 이하 도면들을 참조하여 설명하기로 한다.
도 12 내지 도 20은 본 발명의 다른 실시예에 따른 금속 배선을 포함하는 반도체 소자의 형성방법을 설명하기 위해 나타내보인 도면들이다.
도 12를 참조하면, 반도체 기판(200) 상에 콘택 플러그(215)가 관통하는 층간절연막(210)을 형성한다. 여기서 콘택 플러그(215)는 반도체 기판(200) 상의 하부 구조물(205)과 연결된다. 하부 구조물(205)은 트랜지스터, 캐패시터, 접합층, 도전층 등을 포함할 수 있다. 콘택 플러그(2150)는 층간절연막(210)을 선택적으로 식각하여 층간절연막(210) 내에 콘택홀을 형성하고, 콘택홀을 도전 물질, 예컨대 폴리실리콘으로 채워 형성할 수 있다. 여기서 도전 물질로 콘택홀을 매립한 다음, 화학적기계적연마(CMP) 방식으로 표면을 평탄화하는 공정을 진행할 수 있다. 계속해서 층간절연막(210) 상에 식각정지막(220)을 증착한다. 식각정지막(220)은 질화물계 물질을 포함하여 500Å 내지 600Å의 두께로 형성하는 것이 바람직하다.
다음에 식각정지막(220) 상에 하드마스크막 패턴(225)을 형성한다. 하드마스크막 패턴(225)은 콘택 플러그(215)가 형성된 영역을 덮고 있는 식각정지막(220)의 표면을 노출하는 오픈 영역(230)을 포함한다.
도 13을 참조하면, 하드마스크막 패턴(225)을 식각마스크로 식각정지막(220)의 노출면을 식각하여 콘택플러그(215)의 표면을 노출시키는 콘택홀(235)을 형성한다. 그리고 하드마스크막 패턴(225)은 제거한다. 다음에 식각정지막(220) 및 콘택플러그(215)의 표면이 노출된 콘택홀(235)의 노출면을 따라 고밀도 플라즈마(HDP; High density plasma)를 이용한 증착 공정을 이용하여 라이너 산화막(240)을 형성한다. 이를 위해 반도체 기판(200)을 공정 챔버(미도시함) 내에 배치한다. 다음에 공정 챔버 내에 HDP 증착 소스를 공급한다. HDP 증착 소스는 실란 가스(SiH4), 산소 가스(O2) 및 헬륨 가스(He)를 포함한다. 다음에 증착 챔버 내에 전압을 인가하여 HDP 플라즈마를 형성한 다음, 반도체 기판(200) 방향으로 HDP 플라즈마를 흡착시켜 라이너 산화막(240)을 형성한다. 라이너 산화막(240)은 100Å 두께로 형성한다.
계속해서 HDP 증착 소스를 공급하여 콘택홀(235)을 매립하는 HDP 산화막(245)을 형성한다. 이후 형성될 금속 배선 패턴은 하부의 콘택 플러그(215)과 전기적으로 연결되어야 한다. 그런데 금속 배선 패턴과 연결될 콘택홀(235) 부분에서 보이드(void)가 발생하게 되면 보이드가 발생된 부분에서는 전기적 연결이 어려워지므로 이후 형성할 금속 배선 패턴의 전기적 연결을 위해 HDP 산화막(245)으로 콘택홀(235)을 매립하는 것이 바람직하다.
도 14를 참조하면, 화학적기계적연마(CMP) 공정을 진행하여 식각 정지막(220) 위의 HDP 산화막(245)은 제거하여 콘택홀(235) 내부에만 HDP 산화막(245)을 잔류시킨다. 계속해서 HDP 산화막(245) 및 식각정지막(220) 상에 제1 절연막(250)을 형성한다. 제1 절연막(250)은 비정질 카본(amorphous carbon)막으로 형성한다. 비정질 카본막은 300℃의 저온(low temperature)에서 증착 공정을 진행하며, 500Å 내지 700Å의 두께로 증착하는 것이 바람직하다. 다음에 제1 절연막(250) 위에 제2 절연막(255)을 형성하여 제1 절연막(250) 및 제2 절연막(255)의 이중 구조로 이루어진 금속간 절연막(257)을 형성한다. 제2 절연막(255)은 화학기상증착법을 이용하여 PETEOS(Plasma Enhanced Tetra Ethyl Oxide)막으로 형성하는 것이 바람직하다. 이를 위해 증착 챔버 내에 PETEOS 증착 소스를 공급한다. PETEOS 증착 소스는 TEOS 가스, 산소 가스 및 헬륨 가스를 포함한다. 여기서 TEOS 가스는 9000sccm의 유량으로 공급하고, 산소 가스는 7000sccm의 유량으로 공급하며, 헬륨 가스는 10000sccm의 공급한다. 또한, 증착 챔버 내에 상부에서 300W로 전압을 인가하여 플라즈마를 형성하고, 증착 챔버 바닥부에서 200W로 전압을 인가하여 형성된 플라즈마를 반도체 기판(200)이 배치된 방향으로 흡착시켜 PETEOS막을 증착시킨다. PETEOS막은 500Å 내지 1000Å의 두께로 형성한다. 상술한 PETEOS 증착 소스를 도입하여 형성된 PETEOS막은 증착 속도가 빨라진다. 이때, 흐름량은 (+), (-) 10% 정도 각각 변화시킬 수 있으며, 온도 또는 압력 또한 (+), (-) 10% 정도 변화시킬 수 있다.
다음에 제2 절연막(255) 상에 마스크막 패턴(260)을 형성한다. 마스크막 패턴(260)은 콘택 플러그(215)가 형성된 영역을 덮고 있는 제2 절연막(255)의 표면을 노출하는 오픈 영역(265)을 포함한다.
도 15를 참조하면, 도 14의 마스크막 패턴(260)을 식각마스크로 제2 절연막(255)의 노출 부분을 식각하여 제1 절연막(250)을 노출시킨다. 계속해서 노출된 제1 절연막(250)을 식각하여 식각 정지막(220)을 노출시킨다. 그리고 식각정지막(220)을 식각하여 콘택 플러그(215)의 표면을 노출시키는 금속 배선용 트렌치(270)를 형성한다. 그리고 마스크막 패턴(260)은 제거한다. 금속 배선용 트렌치(270)은 바닥부가 상부 입구보다 폭이 상대적으로 좁은 네거티브 슬로프를 가지게 형성된다. 이 경우 콘택 플러그(215)와 제1 절연막(250) 사이에 배치되어 이후 형성될 금속 배선 패턴과 콘택 플러그(215)를 전기적으로 연결시킬 콘택홀(225)을 매립하고 있는 HDP 산화막(245) 및 라이너 산화막(240)도 함께 제거된다.
도 16을 참조하면, 금속 배선용 트렌치(270) 및 콘택홀(225)을 내부를 매립하는 금속 배선 패턴(285)을 형성한다. 금속 배선 패턴(285)은 배리어금속막 패턴(275) 및 금속막 패턴(285)이 적층된 구조로 이루어진다. 배리어금속막 패턴(275)은 탄탈륨(Ta)막, 탄탈륨질화물(TaN)막 또는 탄탈륨(Ta)막 및 탄탈륨질화물(TaN)막의 적층막으로 형성할 수 있다. 금속막 패턴(285)은 구리(Cu)막으로 형성할 수 있다.
금속 배선 패턴(285)은 먼저 금속 배선용 트렌치(270) 및 콘택홀(225)을 포함하는 반도체 기판(200) 전면에 배리어금속막을 형성한다. 배리어금속막은 금속 배선용 도전물질로 이용하는 구리(Cu) 이온이 금속간 절연막(257) 방향으로 이동하는 것을 방지하는 역할을 한다. 계속해서 배리어금속막이 형성된 금속 배선용 트렌치(270) 및 콘택홀(225)을 전기 도금 방식을 이용하여 금속막으로 매립한다. 전기 도금 방식을 도입하기 위해 배리어금속막(275) 상에 시드금속막(미도시함)을 도입하는 것이 바람직하다. 시드금속막은 구리(Cu)를 포함하여 형성한다. 다음에 금속 배선용 금속막 및 배리어금속막 상에 평탄화 공정을 수행하여 금속 배선 패턴(285)을 형성한다. 평탄화 공정은 금속간 절연막(257)의 표면이 노출되는 시점까지 진행한다.
금속간 절연막(257)을 비정질 카본막의 단일막으로 형성하게 되면, 금속 배선 패턴(285)을 형성하기 위한 평탄화 공정 진행시 비정질 카본막으로부터 다량의 파티클이 발생하여 발생된 파티클들이 후속 공정에 영향을 미쳐 결함으로 작용할 수 있다. 또한 금속간 절연막(257)을 HDP 산화막의 단일막으로 형성하게 되면, 식각 속도가 PETEOS막에 비해 상대적으로 식각 속도가 느린 HDP 산화막의 특성에 의해 후속 진행할 리세스 공정에 투여되는 시간이 증가하게 되고, 이 과정에서 금속 배선 패턴(285)의 측면 방향으로 식각 용액이 침투하여 손상이 발생할 수 있다.
이에 따라 본 발명에서는 금속 배선 패턴(285)들 사이를 분리하는 금속간 절연막(257)을 상술한 바와 같이, 비정질 카본막으로 이루어진 제1 절연막(250) 및 PETEOS막으로 이루어진 제2 절연막(255)이 순차적으로 적층된 구조로 형성하는 것이 바람직하다. 또한, 비정질 카본막 상부에 식각 속도가 빠른 PETEOS막을 도입함으로써 후속 진행할 리세스 공정에 소요되는 시간을 감소시켜 식각 용액이 금속 배선 패턴(285)을 손상시키는 것을 방지할 수 있다.
도 17을 참조하면, 금속간 절연막(257) 상에 1차 리세스 공정을 수행한다. 1차 리세스 공정은 제1 깊이(r2)로 금속간 절연막(257)의 제2 절연막(290)을 리세스시켜 제1 절연막(250)의 표면을 노출시킨다. 1차 리세스 공정은 불산(HF)용액을 이용한 습식 식각 공정으로 진행한다. 불산(HF) 용액 및 물(H2O)을 1:5 이상으로 혼합된 고농도의 습식 식각 용액을 이용한다. 여기서 습식 식각 공정은 반도체 기판(200)을 습식 식각 용액에 담구는 딥(dip) 과정을 이용하여 진행하며, 딥 시간은 1내지 5초 동안 수행하고, 5초를 넘기지 않게 진행한다. 이 경우 반도체 기판(200)을 습식 식각 용액에 담궈지는 시간이 5초 이하의 짧은 시간 동안 진행함에 따라 코발트 텅스텐 인(CoWP)막 또는 코발트막과 같이 일반적으로 금속 배선 패턴(285) 상부면을 덮기 위해 캡핑막으로 적용하는 물질막의 적용을 생략할 수 있다. 이에 따라 캡핑막이 원하지 않는 부분에 증착되어 유발되는 결함을 방지할 수 있다.
도 18을 참조하면, 2차 리세스 공정을 수행하여 제2 절연막(250)을 제거하여 식각 정지막(220)의 표면(220')을 노출시킨다. 2차 리세스 공정은 수소(H2) 플라즈마를 이용하여 진행한다. 이 경우 금속막패턴(275) 및 배리어금속막 패턴(280)이 노출되는 경우, 산화되는 것을 방지하기 위해 2차 리세스 공정을 산소 플라즈마를 이용하여 제거하는 대신 수소 플라즈마를 이용하여 진행하는 것이 바람직하다.
도 19를 참조하면, 2차 리세스 공정에서 노출된 배리어금속막 패턴(280)의 외측 측벽, 상부면 및 식각정지막(220)을 따라 질화물층(289)을 증착한다. 이를 위해 반도체 기판(200)을 공정 챔버(미도시함) 내에 배치한다. 다음에 400도의 온도에서 공정 챔버 내에 NH3 플라즈마를 형성하고 반도체 기판(200) 방향으로 NH3 플라즈마 이온을 흡착시켜 트리트먼트 공정을 수행한다. 이러한 트리트먼트 공정에 의해 2차 리세스 공정을 진행한 이후에 대기시간이 발생하면서 생성될 수 있는 금속 배선 패턴(285)의 상부면의 구리 산화물이 제거된다.
다음에 실란(SiH4) 가스 및 암모니아(NH3) 가스를 포함하는 질화물 증착 소스를 증착 챔버 내에 공급하고, 반도체 기판(200) 방향으로 흡착시켜 실리콘질화물보다 높은 실리콘 조성비를 가지는 질화물층(289)을 증착한다. 이 경우 증착 챔버 내의 압력은 4.2torr로 유지하고, 295W의 고주파수(High Frequency)에서 실란(SiH4) 가스는 200sccm으로 공급하고, 암모니아(NH3) 가스는 200sccm으로 공급한다. 실리콘 리치 질화물층(289)은 45Å 내지 55Å, 바람직하게는 50Å의 두께로 증착한다. 이때, 흐름량은 (+), (-) 10% 정도 각각 변화시킬 수 있으며, 온도 또는 압력 또한 (+), (-) 10% 정도 변화시킬 수 있다.
도 20을 참조하면, 동일한 압력 및 주파수에서 실란(SiH4) 가스를 제외한 암모니아(NH3) 가스만 200sccm의 유량으로 공급하여 질화물층(289)에서 실리콘(Si)을 제거한다. 이 과정에서 금속 배선 패턴(285)의 상부면의 구리(Cu)와 질화물층(289)의 실리콘(Si) 사이에 화학적 반응이 일어나면서 금속 배선 패턴(285)의 상부면의 계면에 금속 실리사이드막(287), 즉, 구리실리사이드(CuSix)막이 형성된다. 금속 배선 패턴(285)의 상부면의 계면에 형성된 금속 실리사이드막(287)은 금속 배선 패턴(340) 내의 구리(Cu) 이온의 이동을 방지하는 배리어 역할을 한다.
계속해서, 실리콘이 제거된 질화물층(289) 상에 캡핑 절연층(290)을 형성한다. 구체적으로, 질화물층(289) 상에 실란(SiH4) 가스 및 암모니아(NH3) 가스를 포함하는 질화물 증착 소스를 추가로 공급한다. 이 경우 증착 챔버 내의 압력은 4.2torr로 유지하고, 800W의 고주파수(High Frequency)에서 실란(SiH4) 가스는 290sccm으로 공급하고, 암모니아(NH3) 가스는 320sccm으로 공급한다. 캡핑 절연층(290)은 500Å 내지 600Å의 두께로 증착한다. 이러한 질화물층(289) 및 캡핑 절연층(290)을 형성하는 공정은 모두 하나의 공정 챔버 내에서 인시츄(in-situ)로 진행한다. 이때, 흐름량은 (+), (-) 10% 정도 각각 변화시킬 수 있으며, 온도 또는 압력 또한 (+), (-) 10% 정도 변화시킬 수 있다. 그 결과로 캡핑 절연층(290)은 실란 가스를 베이스로 하는 질화물의 특성에 의해 금속 배선 패턴(285)의 측면부 및 금속 배선 패턴들(285) 사이의 식각정지막(220) 상에서 형성되는 증착 속도보다 금속 배선 패턴(285)의 상부에서 증착 속도가 더 빠르게 나타남에 따라 상부 측면부에서 두텁게 증착되는 오버행(293)이 나타난다. 그리고 이러한 오버행(293)에 의해 인접하는 금속 배선 패턴(285)들 사이의 입구가 막히면서 에어 갭(295)이 형성된다.
도 21 내지 도 28은 본 발명의 또 다른 실시예에 따른 금속 배선을 포함하는 반도체 소자의 형성방법을 설명하기 위해 나타내보인 도면들이다.
도 21을 참조하면, 반도체 기판(300) 상에 콘택 플러그(320)가 관통하는 층간절연막(310)을 형성한다. 여기서 콘택 플러그(320)는 반도체 기판(300) 상의 하부 구조물(305)과 연결된다. 하부 구조물(205)은 트랜지스터, 캐패시터, 접합층, 도전층 등을 포함할 수 있다. 계속해서 층간절연막(310) 상에 식각정지막(330)을 증착한다. 식각정지막(330)은 질화물계 물질을 포함하여 500Å 내지 600Å의 두께로 형성하는 것이 바람직하다. 다음에 식각정지막(330) 상에 하드마스크막 패턴(340)을 형성한다. 하드마스크막 패턴(340)은 콘택 플러그(320)가 형성된 영역을 덮고 있는 식각정지막(330)의 표면을 노출하는 오픈 영역을 포함한다. 계속해서 하드마스크막 패턴(340)을 식각마스크로 식각정지막(330)의 노출면을 식각하여 콘택플러그(320)의 표면을 노출시키는 콘택홀(350)을 형성한다. 그리고 하드마스크막 패턴(340)은 제거한다.
도 22를 참조하면, 식각정지막(330) 및 콘택플러그(320)의 표면이 노출된 콘택홀(350)의 노출면을 따라 고밀도 플라즈마(HDP)를 이용한 증착 공정을 이용하여 라이너 산화막(360)을 형성한다. 라이너 산화막(360)은 100Å 두께로 형성한다.
도 23을 참조하면, 라이너 산화막(360) 상에 테오스(TEOS: Tetra ethyl ortho silicate)층(370)을 형성한다. 테오스층(370)은 콘택홀(350)을 모두 매립하면서 이후 금속 배선 패턴이 형성될 높이를 가지게 형성하는 것이 바람직하다. 여기서 테오스층(370)은 높은 단차 도포성(step coverage)을 구현하기 위해 HARP(High Aspect Ratio Process) 과정으로 증착한다. 예컨대, 테오스 소스(TEOS source)의 흐름량에 비해 10배 내지 20배의 큰 흐름량(flow rate)으로 오존(O3) 가스를 제공하여, 오존 가스와 테오스 소스의 반응으로 산화물을 증착한다. 여기서 테오스층(370)을 형성하기 위한 테오스 소스는 2100sccm 흐름량으로 공급될 수 있고, 오존 가스(O3)는 대략 15000sccm 흐름량으로 공급할 수 있다. 이때, 질소 가스(N2)를 분위기 가스로 20000sccm 흐름량을 공급할 수 있다. 이때, 증착이 수행되는 공정 챔버(chamber)는 대략 520℃ 온도 및 430 Torr의 압력 상태로 유지한다. 이때, 흐름량은 (+), (-) 10% 정도 각각 변화시킬 수 있으며, 온도 또는 압력 또한 (+), (-) 10% 정도 변화시킬 수 있다. 테오스층(370)은 대략 3000Å의 두께로 증착되며, 두께는 (+), (-) 10% 정도 변화시킬 수 있다.
후속 공정에서 형성될 금속 배선 패턴은 하부의 콘택 플러그(320)과 전기적으로 연결되어야 한다. 그런데 금속 배선 패턴과 연결될 콘택홀(350) 부분에서 보이드가 발생하게 되면 보이드가 발생된 부분에서는 전기적 연결이 어려워지므로 이후 형성할 금속 배선 패턴의 전기적 연결을 위해 HARP 공정을 이용한 테오스층(370)으로 콘택홀(250)을 매립하는 것이 바람직하다. 여기서 일반적으로 테오스층(370)을 형성하는 경우에는 테오스층을 증착한 이후 박막의 안정화를 위해 어닐(anneal) 공정을 수행하는 반면, 본 발명의 실시예에서는 이후 진행할 리세스 공정에서 식각 속도를 빠르게 구현하기 위해 어닐 공정을 생략하는 것이 바람직하다.
이에 따라 본 발명에서 구현된 테오스층(370)은 어닐 공정을 진행하여 형성된 테오스층보다 식각 속도가 빠르며, PSG(Phosphorus silicatie glass) 테오스막보다 상대적으로 식각 속도가 빠른 성질을 가진다. 한편, HARP 공정을 이용하여 테오스층을 형성시 콘택홀(250) 내부에 심(seam)이 발생할 수 있으나, 이후 리세스 공정에서 제거되므로 패턴 특성에는 영향을 미치지 않는다.
다음에 테오스층(370) 상에 마스크막 패턴(380)을 형성한다. 마스크막 패턴(380)은 콘택 플러그(320)가 형성된 영역을 덮고 있는 테오스층(370)의 표면을 노출하는 오픈 영역(385)을 포함한다.
도 24를 참조하면, 도 23의 마스크막 패턴(380)을 식각마스크로 테오스층(370)의 노출 부분을 식각하여 식각 정지막(330)을 노출시킨다. 계속해서 식각정지막(330)의 노출 부분을 식각하여 콘택 플러그(320)의 표면을 노출시키는 금속 배선용 트렌치(390)를 형성한다. 그리고 마스크막 패턴(380)은 제거한다. 금속 배선용 트렌치(390)은 바닥부가 상부 입구보다 폭이 상대적으로 좁은 네거티브 슬로프를 가지게 형성된다. 이 경우 콘택 플러그(320)와 테오스층(370) 사이에 배치되어 이후 형성될 금속 배선 패턴과 콘택 플러그(320)를 전기적으로 연결시킬 콘택홀(390)바닥면의 라이너 산화막(360)도 함께 제거된다.
도 25를 참조하면, 콘택홀(390) 및 금속 배선용 트렌치(390)를 배리어금속막패턴(400) 및 금속막패턴(410)으로 매립하여 금속 배선 패턴(420)을 형성한다. 배리어금속막패턴(400) 및 금속막패턴(410)을 형성하는 방법은 이전에 설명한 방법과 동일하여 생략하기로 한다.
도 26을 참조하면, 테오스층(370)을 식각하는 리세스 공정을 수행하여 식각 정지막(330)의 표면(330')의 표면을 노출시킨다. 리세스 공정은 불산(HF)용액을 이용한 습식 식각 공정으로 진행한다. 불산(HF) 용액 및 물(H2O)을 1:5 이상으로 혼합된 고농도의 습식 식각 용액을 이용한다. 여기서 습식 식각 공정은 반도체 기판(300)을 습식 식각 용액에 담구는 딥(dip) 과정을 이용하여 진행하며, 딥 시간은 1내지 7초 동안 수행하고, 7초를 넘기지 않게 진행한다. 이 경우 반도체 기판(300)을 습식 식각 용액에 담궈지는 시간이 7초 이하의 짧은 시간 동안 진행함에 따라 코발트 텅스텐 인(CoWP)막 또는 코발트막과 같이 일반적으로 금속 배선 패턴(390) 상부면을 덮기 위해 캡핑막으로 적용하는 물질막의 적용을 생략할 수 있다. 또한 식각 속도가 빠른 테오스층(370)의 성질에 의해 습식 식각 용액에 의해 금속 배선 패턴(390)의 측벽이 손상되는 것을 방지할 수 있다.
도 27을 참조하면, 리세스 공정에서 노출된 배리어금속막 패턴(400)의 외측 측벽, 상부면 및 식각 정지막(330)을 따라 질화물층(430)을 증착한다. 질화물층은 실리콘질화물보다 막질 내에 실리콘 조성비가 높은 실리콘 리치 질화물(Si-rich nitride)로 형성한다. 이를 위해 반도체 기판(300)을 공정 챔버(미도시함) 내에 배치한다. 다음에 400도의 온도에서 증착 챔버 내에 NH3 플라즈마를 형성하고 반도체 기판(300) 방향으로 NH3 플라즈마 이온을 흡착시켜 트리트먼트 공정을 수행한다. 이러한 트리트먼트 공정에 의해 2차 리세스 공정을 진행한 이후에 대기시간이 발생하면서 금속 배선 패턴(420)의 상부면에 형성된 구리 산화물이 제거된다.
계속해서 실란(SiH4) 가스 및 암모니아(NH3) 가스를 포함하는 질화물 증착 소스를 공정 챔버 내에 공급하고, 반도체 기판(300) 방향으로 흡착시켜 실리콘질화물보다 높은 실리콘 조성비를 가지는 질화물층(430)을 증착한다. 이 경우 증착 챔버 내의 압력은 4.2torr로 유지하고, 295W의 고주파수(High Frequency)에서 실란(SiH4) 가스는 200sccm으로 공급하고, 암모니아(NH3) 가스는 200sccm으로 공급한다. 실리콘 리치 질화물층(430)은 45Å 내지 55Å, 바람직하게는 50Å의 두께로 증착한다. 이때, 흐름량은 (+), (-) 10% 정도 각각 변화시킬 수 있으며, 온도 또는 압력 또한 (+), (-) 10% 정도 변화시킬 수 있다.
다음에 동일한 압력 및 주파수에서 실란(SiH4) 가스를 제외한 암모니아(NH3) 가스만 200sccm의 유량으로 공급하여 실리콘 조성비가 높은 질화물층(430)에서 실리콘(Si)을 제거한다. 이 과정에서 금속 배선 패턴(420)의 상부면의 구리(Cu)와 실리콘 조성비가 높은 질화물층(430)의 실리콘(Si) 사이에 화학적 반응이 일어나면서 금속 배선 패턴(420)의 상부면의 계면에 금속 실리사이드막(440), 즉, 구리실리사이드(CuSix)막이 형성된다. 금속 배선 패턴(420)의 상부면의 계면에 형성된 금속 실리사이드막(440)은 금속 배선 패턴(420) 내의 구리(Cu) 이온의 이동을 방지하는 배리어 역할을 한다.
도 28을 참조하면, 질화물층(430) 상에 캡핑 절연층(450)을 형성한다. 캡핑 절연층(450)은 질화물층으로 형성할 수 있다. 구체적으로, 질화물층(430) 상에 실란(SiH4) 가스 및 암모니아(NH3) 가스를 포함하는 질화물 증착 소스를 추가로 공급한다. 이 경우 증착 챔버 내의 압력은 4.2torr로 유지하고, 800W의 고주파수(High Frequency)에서 실란(SiH4) 가스는 290sccm으로 공급하고, 암모니아(NH3) 가스는 320sccm으로 공급한다. 캡핑 절연층(450)은 500Å 내지 600Å의 두께로 증착한다. 그 결과로 캡핑 절연층(450)은 실란 가스를 베이스로 하는 질화물의 특성에 의해 금속 배선 패턴(420)의 측면부 및 금속 배선 패턴들(420) 사이에 노출된 식각정지막(330) 위에서 형성되는 증착 속도보다 금속 배선 패턴(420)의 상부에서 증착 속도가 더 빠르게 나타남에 따라 상부 측면부에서 두텁게 증착되는 오버행(460)이 나타난다. 그리고 이러한 오버행(460)에 의해 인접하는 금속 배선 패턴(420)들 사이의 입구가 막히면서 에어 갭(470)이 형성된다.
100, 200, 300: 반도체 기판 130, 220, 330: 식각 정지막
140, 257: 금속간 절연막 160, 270, 390: 금속 배선용 트렌치
175', 285, 420: 금속 배선 패턴 180: 실리콘 리치 질화물층
195, 290, 450: 캡핑 절연층 197, 295 ,470: 에어 갭
140, 257: 금속간 절연막 160, 270, 390: 금속 배선용 트렌치
175', 285, 420: 금속 배선 패턴 180: 실리콘 리치 질화물층
195, 290, 450: 캡핑 절연층 197, 295 ,470: 에어 갭
Claims (7)
- 금속간 절연막 내에 금속 배선 패턴을 형성하는 단계;
상기 금속간 절연막을 리세스시켜 상기 금속 배선 패턴의 외측 측벽의 일부를 노출시키는 단계;
상기 금속 배선 패턴의 노출된 측벽, 상부면 및 금속간 절연막의 표면을 따라 연장하게 실리콘 리치 질화물층을 형성하는 단계;
상기 실리콘 리치 질화물층이 상기 금속 배선 패턴과 접하는 상부면의 계면 에 금속 실리사이드막을 형성하는 단계;
상기 질화물층 상에 1차 식각 공정을 수행하여 상기 금속 배선 패턴 사이의 상기 금속간 절연막 표면을 노출시키는 단계;
상기 금속간 절연막의 노출 표면에 2차 식각 공정을 수행하여 상기 금속 배선 패턴 사이에 오픈 영역을 형성하는 단계; 및
상기 금속 배선 패턴 상에 캡핑 절연막을 형성하여 상기 금속 배선 패턴들 사이에 에어갭을 형성하는 단계를 포함하는 금속 배선을 포함하는 반도체 소자의 형성방법. - 제1항에 있어서, 상기 금속 실리사이드막을 형성하는 단계는,
상기 실리콘 리치 질화물층을 형성하는 단계 이후에, 상기 실리콘 리치 질화물층 상에 암모니아(NH3) 가스를 공급하여 상기 실리콘 리치 질화물층 내의 실리콘(Si)을 제거하면서 상기 실리콘 리치 질화물층과 상기 금속 배선 패턴의 금속이온 사이의 화학 반응으로 금속 실리사이드막을 형성하는 단계를 포함하는 금속 배선을 포함하는 반도체 소자의 형성방법. - 반도체 기판 상에 콘택 플러그가 관통하는 층간절연막을 형성하는 단계;
상기 층간절연막 상에 상기 콘택 플러그의 표면을 노출시키는 콘택홀을 포함하는 식각 정지막을 형성하는 단계;
상기 콘택홀을 고밀도 플라즈마 공정으로 형성된 산화막으로 매립하는 단계;
상기 산화막 상에 제1 절연막 및 상기 제1 절연막보다 식각 속도가 빠른 제2 절연막이 적층된 구조의 금속간 절연막을 형성하는 단계;
상기 금속간 절연막을 식각하여 금속 배선용 트렌치를 형성하고, 상기 금속 배선용 트렌치를 메우는 금속 배선 패턴을 형성하는 단계;
상기 금속간 절연막을 제거하는 리세스 공정으로 상기 금속 배선 패턴의 외측 측벽을 노출시키는 단계; 및
상기 금속 배선 패턴의 상부 측면부를 두텁게 증착하는 오버행 구조의 절연막을 형성하여 상기 금속 배선 패턴들 사이에 에어 갭을 형성하는 단계를 포함하는 금속 배선을 포함하는 반도체 소자의 형성방법. - 제3항에 있어서,
상기 제1 절연막은 비정질 카본막을 포함하여 형성하고, 상기 제2 절연막은 PETEOS막을 포함하여 형성하는 금속 배선을 포함하는 반도체 소자의 형성방법. - 제3항에 있어서, 상기 에어 갭을 형성하는 단계는,
상기 리세스 공정에서 노출된 상기 금속 배선 패턴의 노출된 측벽, 상부면 및 식각정지막의 표면을 따라 연장하게 실리콘 리치 질화물층을 형성하는 단계;
상기 실리콘 리치 질화물층 상에 암모니아 가스를 공급하여 실리콘 리치 질화물층 내의 실리콘을 제거하면서 상기 실리콘 리치 질화물층의 실리콘과 상기 금속 배선 패턴의 금속과의 반응으로 금속 실리사이드막을 형성하는 단계; 및
상기 금속 배선 패턴의 상부 측면부를 두텁게 증착하는 오버행 구조의 캡핑 절연막을 형성하는 단계를 포함하는 금속 배선을 포함하는 반도체 소자의 형성방법. - 반도체 기판 상에 콘택 플러그가 관통하는 층간절연막을 형성하는 단계;
상기 층간절연막 상에 상기 콘택 플러그의 표면을 노출시키는 콘택홀을 포함하는 식각 정지막을 형성하는 단계;
상기 콘택홀의 노출면을 따라 고밀도 플라즈마 공정을 이용하여 라이너 산화막을 형성하는 단계;
상기 콘택홀을 매립하면서 금속 배선 패턴이 형성될 높이로 금속간 절연막을 형성하는 단계;
상기 금속간 절연막을 식각하여 금속 배선용 트렌치를 형성하는 단계;
상기 금속 배선용 트렌치를 메우는 금속 배선 패턴을 형성하는 단계;
상기 금속간 절연막을 제거하는 리세스 공정으로 상기 금속 배선 패턴의 외측 측벽을 노출시키는 단계; 및
상기 금속 배선 패턴의 상부 측면부를 두텁게 증착하는 오버행 구조의 절연막을 형성하여 상기 금속 배선 패턴들 사이에 에어 갭을 형성하는 단계를 포함하는 금속 배선을 포함하는 반도체 소자의 형성방법. - 제6항에 있어서,
상기 금속간 절연막은 HARP(High Aspect Ratio Process) 과정으로 형성된 테오스층을 포함하는 금속 배선을 포함하는 반도체 소자의 형성방법.
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| KR20140028908A true KR20140028908A (ko) | 2014-03-10 |
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Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US10141200B2 (en) | 2016-07-06 | 2018-11-27 | Samsung Electronics Co., Ltd. | Methods of manufacturing semiconductor devices |
| US10438891B2 (en) | 2017-03-06 | 2019-10-08 | Samsung Electronics Co., Ltd. | Integrated circuit device |
| CN110880475A (zh) * | 2018-09-06 | 2020-03-13 | 长鑫存储技术有限公司 | 空气隙形成方法 |
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2012
- 2012-08-31 KR KR1020120096284A patent/KR20140028908A/ko not_active Application Discontinuation
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| CN110880475A (zh) * | 2018-09-06 | 2020-03-13 | 长鑫存储技术有限公司 | 空气隙形成方法 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| WITN | Withdrawal due to no request for examination |