CN100514607C - Nand快闪存储器件的制造方法 - Google Patents

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Abstract

一种制造NAND快闪存储器件的方法，其中在半导体衬底中形成隔离层并使每一隔离层的上侧面具有负性剖面。在整个表面上形成多晶硅层。同时，由于负性剖面而在多晶硅层中形成接缝。实施后退火过程，以使接缝形成空隙。因此，可以减少单元之间的电干扰现象并且可以降低阈值电压(Vt)偏移值。

Description

NAND快闪存储器件的制造方法
技术领域
本发明一般涉及NAND快闪存储器件，更具体涉及NAND快闪存储器件的制造方法，其中可以通过减少浮动栅极的面积来减少发生在单元之间的电干扰现象。
背景技术
在NAND快闪存储器的制造中，由于器件集成度提高使得将形成单位有源区和单位场区的空间尺寸减小。为此，介电层和控制栅极以及浮动栅极形成在狭窄的有源空间内。因此，由于栅极之间的狭窄间隔，导致存在干扰现象的问题。
图1是示出采用自对准浅沟槽隔离(ST-STI)制造NAND快闪存储器件的已知常用方法的透视图。图1所示说明单元之间的电干扰现象。
参考图1，在半导体衬底10上顺序形成通道氧化物层11和第一多晶硅层12。通过使用隔离掩模的蚀刻过程，选择性蚀刻第一多晶硅层12和通道氧化物层11。使用被选择性蚀刻的第一多晶硅层12作为掩模来蚀刻半导体衬底10，从而形成沟槽。
随后，在整个表面上形成绝缘层例如高密度等离子体(HDP)氧化物层，使得沟槽被间隙填充。将绝缘层抛光(例如，通过化学机械抛光(CMP))使第一多晶硅层12的上表面暴露，从而在沟槽内形成隔离层13。在整个表面上形成第二多晶硅层14。利用掩模蚀刻第二多晶硅层14，形成包括第一多晶硅层12和第二多晶硅层14的浮动栅极。在整个表面上形成介电层15和用于控制栅极的导电层16。
如果通过上述方法形成浮动栅极，则由于高器件集成度而导致隔离层宽度狭窄。因此，相邻浮动栅极间的距离减小，因而在相邻浮动栅极之间发生干扰现象。相邻浮动栅极之间的干扰现象是由于通道氧化物层附近的HDP氧化物层用作介电材料所引起的。这一现象可通过蚀刻隔离层上表面直至通道氧化物层下方区域和随后间隙填充用于控制栅极的多晶硅层直至通道氧化物层下方区域来防止。
然而，如果浮动栅极的高度下降，则栅极之间的干扰现象减少，但是单元的耦合率和编程速度下降。
图2是示出随着器件小型化的编程阈值电压Vt和干扰阈值电压(Vt)偏移值的图。
在图2中，曲线“a”是表示根据每一器件的单元干扰阈值电压(Vt)偏移值的图，曲线“b”表示根据每一器件的编程阈值电压(Vt)值的图。由曲线“a”和“b”可见，当器件缩小时，干扰阈值电压(Vt)偏移值增大而编程阈值电压(Vt)值减小，并且在60nm或以下的器件中，编程阈值电压(Vt)值和干扰阈值电压(Vt)偏移值均超过器件的极限值。
发明内容
因此，本发明寻求解决上述问题，并提供制造NAND快闪存储器件的方法，其中可以通过减少浮动栅极的面积来减少发生在单元之间的电干扰现象。
根据一个方面，本发明提供一种制造NAND快闪存储器件的方法，包括以下步骤：在半导体衬底中形成隔离层，使每一隔离层的上侧面具有负性剖面(negativeprofile)，在整个表面上形成多晶硅层，其中由于负性剖面使得在多晶硅层中形成接缝，以及实施后退火过程从而使接缝形成空隙。
根据另一方面，本发明提供一种制造NAND快闪存储器件的方法，包括以下步骤：在半导体衬底上顺序层叠通道氧化物层、第一多晶硅层、缓冲氧化物层和氮化物层，并且蚀刻一部分的通道氧化物层、第一多晶硅层、缓冲氧化物层、氮化物层和半导体衬底，从而形成沟槽，其中氮化物层侧面为斜面；在沟槽内形成绝缘层，在沟槽内形成隔离层；顺序剥离暴露的氮化物层和缓冲氧化物层，从而由于所述斜面使得每一隔离层的上侧面具有负性剖面；在整个表面上形成第一多晶硅层，其中由于负性剖面而在第一多晶硅层内形成接缝；实施后退火过程，从而使接缝形成空隙；实施抛光过程，直至隔离层上表面暴露，并且剥离隔离层的部分上表面；以及在整个表面上顺序形成介电层和第三多晶硅层。
附图说明
图1是说明器件现有制造方法的NAND快闪存储器件的透视图；
图2是示出随着器件小型化的编程阈值电压Vt和干扰阈值电压(Vt)偏移值的图；
图3A-3F是示出制造根据本发明实施方案的NAND快闪存储器件的方法的截面图。
具体实施方式
以下参考附图说明根据本发明的具体实施方案。
图3A-3F是示出制造根据本发明实施方案的NAND快闪存储器件的方法的截面图。图3示出应用自对准浮动栅极(SA-FG)方案的自对准浅沟槽隔离(SA-STI)结构。参考图3A，在半导体衬底100上顺序形成通道氧化物层102、用于浮动栅极的第一多晶硅层104、缓冲氧化物层106和氮化物层108。第一多晶硅层104优选形成300
Figure C200610145279D0005162631QIETU
-500
Figure C200610145279D0005162631QIETU
的厚度，缓冲氧化物层106优选形成30
Figure C200610145279D0005162631QIETU
-80
Figure C200610145279D0005162631QIETU
的厚度，氮化物层108优选形成600
Figure C200610145279D0005162631QIETU
-1200
Figure C200610145279D0005162631QIETU
的厚度。
顺序蚀刻部分的氮化物层108、缓冲氧化物层106、第一多晶硅层104、通道氧化物层102和半导体衬底100，优选通过照相和蚀刻过程进行，从而形成沟槽。蚀刻过程期间，氮化物层108侧面的倾斜角c优选设置在84°-87°范围内。
在沟槽内形成侧壁氧化物层。在整个表面上形成绝缘层以使沟槽被间隙填充。绝缘层优选由HDP氧化物层形成。随后抛光绝缘层以暴露氮化物层108的上表面，从而在沟槽内形成隔离层110。
参考图3B，剥离氮化物层108，优选在热磷酸浴中进行。在氮化物层108的剥离过程中，由于在第一多晶硅层104上形成缓冲氧化物层106，使得第一多晶硅层104未附着。隔离层110上的乳头区具有负性斜面。
参考图3C，剥离缓冲氧化物层106，优选通过清洗过程进行。当剥离缓冲氧化物层106时，还剥离隔离层110的部分侧面。
参考图3D，在整个表面上形成用于浮动栅极的第二多晶硅层112。在第二多晶硅层形成期间，由于隔离层110具有负性斜面导致在隔离层110之间产生接缝。
参考图3E，实施后退火过程以使接缝形成空隙。后退火过程优选在N2、真空或H2气氛下、700℃-900℃温度下利用快速热处理(RTP)型或炉型过程实施。
之后，实施抛光过程和回蚀刻过程，直至隔离层110上表面暴露，使得第二多晶硅层112相互隔离。第二多晶硅层112优选具有400
Figure C200610145279D0006162754QIETU
-800
Figure C200610145279D0006162754QIETU
的厚度。
参考图3F，隔离层110的上表面被部分蚀刻，以控制隔离层110的有效场高度(EFH)。EFH优选为250
Figure C200610145279D0006162754QIETU
-450
Figure C200610145279D0006162754QIETU
厚。在整个表面上顺序形成介电层114和用于控制栅极的第三多晶硅层116。
如果如上所述形成浮动栅极，则在浮动栅极中心处产生空隙，这使得浮动栅极的面积减少。由此导致单元之间的电干扰现象减少，得到低阈值电压(Vt)偏移值。因此，可以在60nm或以下的NAND快闪存储器件中实现多级单元。
如上所述，本发明具有以下优点。
首先，在浮动栅极中心处形成空隙，从而减少浮动栅极的面积。因此，可以减少单元之间的电干扰现象。
其次，因为单元之间的电干扰现象减少，因而可以降低阈值电压(Vt)偏移值。
再次，因为单元之间的电干扰现象减少，因而可以在60nm或以下的NAND快闪存储器件中实现多级单元。
尽管已经参考各种实施方案进行了前述说明，但是本领域技术人员可以在不背离本发明实质和范围的前提下进行各种变化和改变。

Claims (8)

1.一种制造NAND快闪存储器件的方法，该方法包括以下步骤：
在半导体衬底中形成各自具有上侧面的隔离层；
使每一隔离层的上侧面具有负性剖面；
在整个表面上形成多晶硅层，从而由于负性剖面使得在多晶硅层中形成接缝；和
实施后退火过程，从而使接缝形成空隙。
2.权利要求1的方法，其中每一隔离层的侧面具有84°-87°的倾斜角。
3.权利要求1的方法，包括在N2、真空或H2气氛、700℃-900℃温度下，利用快速热处理型或炉型过程实施后退火过程。
4.一种制造NAND快闪存储器件的方法，该方法包括以下步骤：
在半导体衬底上顺序层叠通道氧化物层、第一多晶硅层、缓冲氧化物层和氮化物层，并且蚀刻一部分的通道氧化物层、第一多晶硅层、缓冲氧化物层、氮化物层和半导体衬底，从而形成沟槽，其中氮化物层侧面为斜面；
在沟槽内形成绝缘层，和由所述绝缘层形成隔离层；
顺序剥离暴露的氮化物层和缓冲氧化物层，从而由于所述斜面使得每一隔离层的上侧面具有负性剖面；
在整个表面上形成第二多晶硅层，从而由于负性剖面使得在第二多晶硅层内形成接缝；
实施后退火过程，从而使接缝形成空隙；
实施抛光过程，直至隔离层上表面暴露，并且剥离隔离层的部分上表面；和
在整个表面上顺序形成介电层和第三多晶硅层。
5.权利要求4的方法，其中每一隔离层的侧面具有84°-87°的倾斜角。
6.权利要求4的方法，包括在N2、真空或H2气氛、700℃-900℃温度下，利用快速热处理型或炉型过程实施后退火过程。
7.权利要求4的方法，包括利用化学机械抛光过程或回蚀刻过程来实施抛光过程。
8.权利要求4的方法，其中在抛光过程期间，第二多晶硅层的厚度为400
Figure C200610145279C0002165357QIETU
-800
Figure C200610145279C0002165357QIETU
。
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