JP2008211173A - 半導体メモリ素子の素子分離膜形成方法 - Google Patents

半導体メモリ素子の素子分離膜形成方法 Download PDF

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Abstract

【課題】素子分離膜の有効高調整を行うためのエッチング工程時、フローティングゲート用導電膜の側壁にライナ絶縁膜などを残留させない素子分離膜形成方法を提供する。
【解決手段】半導体基板１００上にトンネル絶縁膜１０１、フローティングゲート用導電膜１０２及びパッド酸化膜を順次形成し、それらを選択的にエッチングしてトレンチ１０５を形成する。トレンチ１０５を含む全体構造上にポリシラザン（ＰＳＺ）膜と類似した水準のエッチング率を有するＤＣＳ−ＨＴＯからなるライナ絶縁膜１０７を形成し、その上にポリシラザン膜１０８でトレンチ１０５を埋め込み平坦化工程を実施する。パッド酸化膜を除去後、有効高調整を行うためのエッチングを行う。
【選択図】図６

Description

本発明は、半導体メモリ素子の素子分離膜形成方法に関し、さらに詳しくは、特にPSZ膜で素子分離膜を形成する半導体メモリ素子の素子分離膜形成方法に関するものである。
半導体回路では、半導体基板の上部に形成された単位素子である例えばトランジスタ、ダイオードまたは抵抗などを電気的に分離することが必要となる。そのように素子分離する工程は半導体製造工程の全段階における初期の段階の工程であり、アクティブ領域のサイズ及び後続段階の工程マージンを左右するものである。
これまで素子分離を形成するための方法として半導体部分酸化法(LOCal Oxidation of Silicon;以下、LOCOSという)が多く採用されてきた。しかし、このようなLOCOS素子分離によれば、半導体基板の選択的酸化時にマスクとして用いられる窒化膜の下部でパッド酸化膜の側面に酸素が浸透し、フィールド酸化膜の端部にバーズビーク(Bird’s beak)が発生する。このようなバーズビークによりフィールド酸化膜がバーズビークの長さだけアクティブ領域に拡張されるため、チャネル長が短くなり、しきい値電圧(Threshold voltage)が増加するようになる。そのため、例えばトランジスタなどの電気的特性を悪化させる問題が発生する。
一方、トレンチ素子分離(Shallow Trench Isolation：STI)工程は、半導体素子の設計規則(Design rule)の減少によるフィールド酸化膜の劣化のような工程の不安定要因と、バーズビークによるアクティブ領域の減少のような問題を根本的に解決することができる素子分離工程として注目されている。
ここで、図１を参照して、半導体素子の素子分離膜形成方法について従来実行されてきた一例を説明する。
このSTI型素子分離膜は、半導体基板(10)上にトンネル絶縁膜(11)とフローティングゲート用導電膜(12)を順次形成し、トンネル絶縁膜(11)とフローティングゲート用導電膜(12)と半導体基板(10)を選択的にエッチングしてトレンチ(10a)を形成した後、全体構造上にライナ絶縁膜(13)を形成する。その後、ギャップフィル特性に優れた絶縁膜としてのPSZ（ポリシラザン）膜(14)を用いて素子分離膜を形成する。その後、素子分離膜の有効高さEFH(effective Field Height)を調節するためにエッチング工程を実施し、PSZ膜(14)とライナ絶縁膜(13)で形成された素子分離膜の上端部をエッチングする。
しかし、PSZ膜(14)とライナ絶縁膜(13)のエッチング率は異なっており、エッチング工程時にフローティングゲート用導電膜(12)の側壁にライナ絶縁膜(13)が残留することがある。これは、後続のONO誘電体膜の蒸着工程時にフローティングゲート用導電膜(12)とONO誘電体膜の界面特性を悪くし、素子の電気的特性を劣化させる。
以上から、本発明の目的は、素子分離膜の有効高さであるEFH調整を行うためのエッチング工程時において、フローティングゲート用導電膜の側壁にライナ絶縁膜などが残留しないようにすることで、素子の電気的特性を向上できる半導体メモリ素子の素子分離膜形成方法を提供することにある。
本発明に係る代表的な半導体メモリ素子の素子分離膜形成方法は、半導体基板上にトンネル絶縁膜、フローティングゲート用導電膜及びハードマスク膜を順次形成する段階と、エッチング工程を実施して前記ハードマスク膜、前記フローティングゲート用導電膜、前記トンネル絶縁膜及び前記半導体基板を選択的にエッチングしてトレンチを形成する段階と、前記トレンチを含む全体構造上にライナ絶縁膜を形成する段階と、前記ライナ絶縁膜を含む全体構造上に絶縁膜を蒸着する段階と、前記ハードマスク膜の上部が露出されるように平坦化工程を実施する段階と、前記ハードマスク膜を除去した後、エッチング工程を実施して前記ライナ絶縁膜及び前記絶縁膜の上端部をエッチングして素子分離膜のEFHを調節する段階と、を含み、前記ライナ絶縁膜は、DCS-HTO物質で形成することを特徴とする。
上記ライナ絶縁膜は、ライナ絶縁膜はN2O : DCSガスを20 :1〜3000 : 1として形成し、また700〜850℃の温度範囲と50〜500Torrの圧力範囲で形成する。
上記絶縁膜はPSZ膜で形成し、上記絶縁膜はスピンコーティング方式を用いて4000〜6000Åの厚さで形成する。
上記絶縁膜を形成する段階後、上記平坦化工程段階の以前に上記絶縁膜の内部の不純物を除去するために300〜600℃の温度範囲と200〜500Torrの圧力範囲でO2及びH2を用いたキュアリング工程を実施する段階をさらに含む。
上記ハードマスク除去工程は、リン酸を用いて10分〜30分間エッチング工程を行う。上記素子分離膜のEFHを調節する段階は、H2OとO2を100: 1として5分〜10分間エッチングする工程を行う。
本発明の半導体メモリ素子の素子分離膜形成方法によれば、半導体基板をエッチングしてトレンチを形成後、DCS-HTO物質でライナ絶縁膜を形成する。例えばPSZ膜のごとき絶縁膜でトレンチを埋め込むことにより、後続素子分離膜のEFH調節のためのエッチング工程時にフローティングゲート用導電膜の側壁にライナ絶縁膜などの残留物が残らないようにする。それによって、素子の電気的特性を向上させることができる。
以下、本発明に係る半導体メモリ素子の素子分離膜形成方法の好適な実施形態について図２〜図６の各図を参照して詳記する。
まず、図２に示すように、半導体基板(100)上にトンネル絶縁膜(101)、フローティングゲート用導電膜(102)、バッファ酸化膜(103)、及びハードマスク膜としてのパッド窒化膜(104)を順次形成する。トンネル絶縁膜(101)は、酸化膜で形成することが望ましい。トンネル絶縁膜(101)は、湿式酸化工程を用いて70〜80Åで蒸着し、後続工程としてN2Oアニーリング工程を行い、トンネル絶縁膜(101)の内部の窒化物を結合させてトラップチャージ密度(trap density)を減らし、信頼性を向上させることが望ましい。フローティングゲート用導電膜(102)は、不純物が含んでいない非晶質ポリシリコン膜と不純物が含まれたポリシリコン膜で構成された二重膜で形成することが望ましい。フローティングゲート用導電膜(102)は、500〜550℃の温度範囲内でSiH4ガスとPH3ガスをソースガスとして形成することが望ましい。フローティングゲート用導電膜(102)は、300〜1500Åの厚さで蒸着することが望ましい。バッファ酸化膜(103)は、フローティングゲート用導電膜(102)とパッド窒化膜(104)とのストレス緩和のために30〜100Åの厚さで形成することが望ましい。バッファ酸化膜(103)は、LP-CVD方式を用いて形成することが望ましい。パッド窒化膜(104)は、LP-CVD方式を用いて300〜1000Åの厚さで形成することが望ましい。
つぎに、図３に示すように、エッチング工程を進行してパッド窒化膜(104)、バッファ酸化膜(103)、フローティングゲート用導電膜(102)、トンネル絶縁膜(101)、及び半導体基板(100)を順次エッチングしてトレンチ(105)を形成する。
続いて、図４に示すように、酸化工程を進行してトレンチ(105)を含む全体構造上にウォール酸化膜(106)を形成する。ウォール酸化膜(106)は、トレンチエッチング工程時に発生するエッチングダメージを緩和させ、アクティブ領域のCDを減少させるために形成する。その後、酸化工程を進行し、トレンチ(105)を含む全体構造上にライナ絶縁膜(107)を形成する。ライナ絶縁膜(107)は、DCS-HTO物質で形成することが望ましい。ライナ絶縁膜(107)は、N2O : DCSガスを20:1〜3000 : 1にして形成することが望ましい。ライナ絶縁膜(107)は、700〜850℃の温度範囲と50〜500Torrの圧力範囲で形成することが望ましい。
上記DCS-HTO物質としては、反射率が1.4〜1.45で熱酸化方式で形成した酸化膜の反射率である1.46と類似した酸化膜物性を有し、また、酸素とシリコンの組成比も1.9:1〜2.1:1であり、熱酸化方式で形成した酸化膜と類似した物性を有するものである。反面、DCS-HTOの密度は2.0g/cm3で、熱酸化方式で形成した酸化膜の密度(2.3g/cm3)に比べて低く、湿式エッチング率が高いため、PSZ膜と類似した水準のエッチング率を有する。これは、酸素とシリコンの結合が熱酸化膜に比べて弱く、結合エネルギーが相対的に小さいためである。
その後、ライナ絶縁膜(107)を含む全体構造上に絶縁膜としてポリシラザンのごときPSZ膜(108)を蒸着し、トレンチ(105)をギャップフィルする。PSZ膜(108)は、スピンコーティング方式を用いて4000〜6000Åの厚さで形成することが望ましい。その後、PSZ膜(108)の内部の不純物を除去するために、300〜600℃の温度範囲と200〜500Torrの圧力範囲でO2及びH2を用いたキュアリング工程を実施することが望ましい。この時、O2及びH2は2: 1の比率で用いることが望ましい。
つぎに、図５に示すように、パッド窒化膜(104)の上端部が露出されるように、例えば化学的機械的研磨（Chemical Mechanical Polishing:CMP）工程による平坦化工程を行う。その後、エッチング工程を実施してパッド窒化膜を除去する。エッチング工程は、リン酸を用いて10分〜30分間実施することが望ましい。その後、洗浄工程を実施してバッファ酸化膜を除去する。
そして、図６において、その後、エッチング工程を実施して素子分離膜のEFHが所望の水準になるようにターゲットを制御して素子分離膜(106, 107, 108)の上端部をエッチングする。エッチング工程は、H2OとO2を100: 1にして5分〜10分間実施することが望ましい。その場合にライナ絶縁膜(107)とPSZ膜(108)のエッチング率は互いに類似しており、フローティングゲート用導電膜(102)の側壁に残留物が残存することなく、エッチングされる。
以上、本発明に係る半導体メモリ素子の素子分離膜形成方法の好適な実施形態について説明したが、本発明はそうした実施形態に限定されるものではない。本発明の技術的思想の範囲内で変形や変更が可能なことは、本発明の属する分野の当業者には明白であり、そのような変形や変更は、本発明の特許請求の範囲に属すると言える。
従来技術による半導体メモリ素子の素子分離膜形成方法を説明するための素子の断面図。 本発明に係る半導体メモリ素子の素子分離膜形成方法の好適な実施形態における形成工程を示す断面図。 同実施形態における次工程を示す断面図。 同実施形態における次工程を示す断面図。 同実施形態における次工程を示す断面図。 同実施形態における次工程を示す断面図。
符号の説明
100 :半導体基板
101 :トンネル絶縁膜
102 :フローティングゲート用導電膜
103 :バッファ酸化膜
104 :パッド窒化膜
105 :トレンチ
106 :ウォール酸化膜
107 :ライナ絶縁膜
108 : PSZ膜

Claims (9)

  1. 半導体基板上にトンネル絶縁膜、フローティングゲート用導電膜及びハードマスク膜を順次形成する段階と、
    エッチング工程を実施して前記ハードマスク膜、前記フローティングゲート用導電膜、前記トンネル絶縁膜及び前記半導体基板を選択的にエッチングしてトレンチを形成する段階と、
    前記トレンチを含む全体構造上にライナ絶縁膜を形成する段階と、
    前記ライナ絶縁膜を含む全体構造上に絶縁膜を蒸着する段階と、
    前記ハードマスク膜の上部が露出されるように平坦化工程を実施する段階と、
    前記ハードマスク膜を除去した後、エッチング工程を実施して前記ライナ絶縁膜及び前記絶縁膜の上端部をエッチングして素子分離膜のEFHを調節する段階と、
    を含み、
    前記ライナ絶縁膜は、DCS-HTO物質で形成することを特徴とする半導体メモリ素子の素子分離膜形成方法。
  2. 前記ライナ絶縁膜は、N2O : DCSガスを20:1〜3000 : 1として形成する請求項１に記載の半導体メモリ素子の素子分離膜形成方法。
  3. 前記ライナ絶縁膜は、700〜850℃の温度範囲と50〜500Torrの圧力範囲で形成する請求項１に記載の半導体メモリ素子の素子分離膜形成方法。
  4. 前記絶縁膜は、ポリシラザン膜で形成する請求項１に記載の半導体メモリ素子の素子分離膜形成方法。
  5. 前記絶縁膜は、スピンコーティング方式を用いて4000〜6000Åの厚さで形成する請求項１に記載の半導体メモリ素子の素子分離膜形成方法。
  6. 前記絶縁膜を形成する段階の後にさらに、前記平坦化工程の段階以前に前記絶縁膜の内部の不純物を除去するために300〜600℃の温度範囲と200〜500Torrの圧力範囲でO2及びH2を用いたキュアリング工程を実施する段階を含む請求項１に記載の半導体メモリ素子の素子分離膜形成方法。
  7. 前記ハードマスク除去工程は、リン酸を用いて10分〜30分間エッチング工程を実施する請求項１に記載の半導体メモリ素子の素子分離膜形成方法。
  8. 前記素子分離膜のEFHを調節する段階は、H2OとO2を100 : 1として5分〜10分間エッチング工程を実施する請求項１に記載の半導体メモリ素子の素子分離膜形成方法。
  9. 半導体基板の素子分離領域をエッチングしてトレンチを形成する段階と、
    前記トレンチを含む全体構造上にDCS-HTO酸化膜を形成する段階と、
    前記DCS-HTO酸化膜を含む全体構造上にPSZ膜を蒸着し、前記トレンチの内部を満たして素子分離膜を形成する段階と、
    キュアリング工程を実施する段階と、
    前記素子分離膜の上端部をエッチングしてEFHを制御する段階と、
    を含む半導体メモリ素子の素子分離膜形成方法。
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