JP2008118094A - 不揮発性メモリ素子およびその製造方法 - Google Patents

不揮発性メモリ素子およびその製造方法 Download PDF

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Abstract

【課題】フローティングゲート用導電膜の形成時に、素子分離膜内のボイドの生成を抑制することで、セルとセル間の漏れ電流を防止して信頼性の高い不揮発性メモリ素子およびその製造方法を提供する。
【解決手段】活性領域および素子分離領域の半導体基板１００上に第１絶縁膜１１２が形成される。また、活性領域の第１絶縁膜上にはフローティングゲートと素子分離領域の第１絶縁膜１１２上に、活性領域よりも低く形成されるギャップフィル導電膜１１４ｂを有し、該ギャップフィル導電膜の上部に形成された第２絶縁膜１２６および第３絶縁膜１２８からなる素子分離膜１３０が形成される。また、フローティングゲートおよび素子分離膜上に誘電体膜が形成され、この誘電体膜の上部にコントロールゲートが形成される。その場合に、第２絶縁膜１２６を含む半導体基板１００の上部には、ギャップフィルのための第３絶縁膜１２８が形成され、好ましくは第３絶縁膜１２８は高密度プラズマ方式(ＨＤＰ)を用いて埋め込み特性のよいＨＤＰ酸化膜で形成する。
【選択図】 図１Ｈ

Description

本発明は、不揮発性メモリ素子およびその製造方法に係り、特にフローティングゲート用導電膜の形成時にギャップフィル(gap fill)導電膜上に形成される素子分離膜において、この素子分離膜内にボイド(void)が生成するのを抑制できる不揮発性メモリ素子およびその製造方法に関する。
一般に、不揮発性メモリ素子のアクティブ領域を分離するためのアイソレーション(isolation)形成方法として、ＳＴＩ(Shallow Trench Isolation)方法が用いられる。このＳＴＩ方法では半導体素子が高集積化されるに伴い、デザインルール(design rule)の減少によって、アクティブの臨界寸法(Critical Dimension；ＣＤ)だけでなく、アクティブ領域を分離するためのアクティブ領域とアクティブ領域間のアイソレーション領域の臨界寸法も減少している。これにより、アイソレーション領域をギャップフィルするための物質として用いられる高密度プラズマ(High Density Plasma；ＨＤＰ)の場合はアスペクト比が大きくなる。結果、ＨＤＰがギャップフィルされ難くなってボイドを発生させる。ボイドは、素子のアイソレーション特性を低下させ、セルとセル間の漏れ電流(cell to cell leakage current)を発生させることで素子の信頼性を低下させるものとなる。
ところで、既存のＨＤＰ方式による酸化膜蒸着方法は蒸着装備が限界に到達した状態である。それに対する代案としては、ＳＯＧ(Spin On Glass)系列によるコーティング方式で蒸着した後にアニーリングする方式も研究中にある。また、高いアスペクト比特性を有する物質を用いたギャップフィル実験によって、集積化する素子技術に対応しようとしている。
近年、ＳＡ−ＳＴＩ(Self-Align Shallow Trench Isolation)構造形成方法が論議されているが、それはギャップフィルのための深さが深くなるに伴い、ギャップフィルへの困難さを示している。
以上から、本発明の目的は、フローティングゲート用導電膜の形成時に、素子分離膜内のボイドの生成を抑制することで、セルとセル間の漏れ電流を防止して信頼性の高い不揮発性メモリ素子およびその製造方法を提供することにある。
上記目的を達成するために本発明の代表的な不揮発性メモリ素子は、活性領域および素子分離領域の半導体基板上に形成された第１絶縁膜と、前記活性領域の第１絶縁膜上に形成されたフローティングゲートと、前記素子分離領域の前記第１絶縁膜の上部に形成され、前記活性領域よりも低く形成されるギャップフィル導電膜を有し、該ギャップフィル導電膜の上部に形成された第２絶縁膜および第３絶縁膜からなる素子分離膜と、前記フローティングゲートおよび前記素子分離膜上に形成された誘電体膜と、前記誘電体膜の上部に形成されたコントロールゲートと、を含むことを特徴とするものである。
また、本発明の不揮発性メモリ素子の代表的な製造方法は、半導体基板の上部に第１ハードマスク膜を形成する工程と、トレンチが形成されるように感光膜パターンをエッチングマスクとして前記第１ハードマスク膜および半導体基板の一部領域をエッチングする工程と、前記第１ハードマスク膜を除去する工程と、前記トレンチを含む半導体基板の上部に第１絶縁膜を形成する工程と、前記トレンチが充填されるように前記第１絶縁膜を含む半導体基板の上部に第１導電膜を形成する工程と、前記第１導電膜の上部に第２ハードマスク膜を形成する工程と、フローティングゲート用導電膜およびトレンチの内部にリセス領域を有するギャップフィル導電膜が形成されるように、感光膜パターンをエッチングマスクとして前記第２ハードマスク膜および第１導電膜の一部領域をエッチングする工程と、前記第２ハードマスク膜の下部窒化膜以外を除去する工程と、前記ギャップフィル導電膜を含むフローティングゲート用導電膜および残留した窒化膜の上部に第２絶縁膜を形成する工程と、前記第２絶縁膜を含む半導体基板の上部に第３絶縁膜を形成する工程と、前記第３絶縁膜を第２ハードマスク膜の下部窒化膜が露出するまで研磨する工程と、前記フローティングゲート用導電膜の外壁の一部を露出させる素子分離膜が形成されるように、前記第３絶縁膜および第２絶縁膜の一部をエッチングする工程と、前記フローティングゲート用導電膜の上部に誘電体膜および第２導電膜を形成する工程と、を含むことを特徴とする。
本発明の不揮発性メモリ素子によれば、フローティングゲート用導電膜を形成する際、素子分離領域におけるトレンチのギャップフィルの深さが浅い状態で、導電膜によってそのトレンチを充填する。トレンチに充填された導電膜をリセス後、ギャップフィルの深さが浅い状態で絶縁膜を形成して素子分離膜を完成する。そのようにして素子分離膜内にボイドが生成されるのを抑制し、セルとセル間の漏れ電流を防止することによって信頼性の高い素子を得ることができる。
以下、本発明に係る不揮発性メモリ素子とその製造方法についてそれぞれ好適な実施形態を図面を参照して詳細に説明する。
図１（Ａ）〜（Ｉ）は、本実施形態による不揮発性メモリ素子の製造方法において、素子分離膜を形成する工程を順に示す。
まず、図１（Ａ）に示す工程において、半導体基板１００の上部に第１ハードマスク膜１０８を形成する。第１ハードマスク膜１０８は、シリコン窒化膜（ＳｉｘＮＹ）やシリコン酸化窒化膜（ＳｉＯＮ）などの窒化物系列の物質（以下、「窒化膜」という）を用いて形成でき、またバッファ酸化膜および窒化膜の積層構造によって形成することができる。
好ましくは、第１ハードマスク膜１０８は、酸化膜１０２、窒化膜１０４および反射防止膜１０６を順次積層して形成する。そして、酸化膜１０２はシリコン酸化膜（ＳｉＯ２）で形成でき、この場合、酸化工程で形成することができる。窒化膜１０４はシリコン窒化膜（ＳｉＮｘ）で形成でき、ＣＶＤ(Chemical Vapor Deposition)、たとえばＬＰＣＶＤ(Low Pressure Chemical Vapor Deposition)方法で形成できる。反射防止膜１０６は感光膜(Photo resist layer)を用いたフォトリソグラフィー(photo lithography)の際に反射防止のためにシリコン酸化窒化膜（ＳｉＯＮ）で形成することができ、ＣＶＤ方法で形成する。
つぎに、図１（Ｂ）に示す工程において、感光膜パターン（図示略）をエッチングマスクとして第１ハードマスク膜１０８を一部領域だけエッチングする。これにより、半導体基板１００内の素子分離領域にＳＴＩ(Shallow Trench Isolation)トレンチ１１０が形成される。その後、第１ハードマスク膜１０８を除去する。
つぎに、図１（Ｃ）に示す工程において、トレンチ１１０を含む半導体基板１００の上部に第１絶縁膜１１２を形成する。第１絶縁膜１１２はシリコン酸化膜（ＳｉＯ２）で形成でき、この場合酸化工程で形成できる。
ここで、活性領域上に形成された第１絶縁膜１１２は、半導体基板１００と後続の工程で形成されるフローティングゲート（図示略）との間において、プログラムまたは消去動作の際に電子のトネリング(tunneling)機能を行うので、トンネル絶縁膜と呼ばれる。これに対し、トレンチ１１０の内部に形成された第１絶縁膜１１２は、後続の工程で形成されるギャップフィル導電膜（図示略）と半導体基板１００を分離(isolation)させる役割を果たすことから、通常、側壁絶縁膜と呼ばれる。
つぎに、図１（Ｄ）に示す工程において、第１絶縁膜１１２を含む半導体基板１００の上部にトレンチ１１０を充填すると同時に、フローティングゲートを形成するための第１導電膜１１４を形成する。第１導電膜１１４はポリシリコン膜、金属膜またはこれらの積層膜で形成できる。
好ましくは、第１導電膜１１４は、トレンチ１１０内のボイドの生成を抑制するために、埋め込み特性および下部基板との接合力に優れるポリシリコン膜で形成する。一方、第１導電膜１１４は、活性領域に形成しようとするフローティングゲートの厚さを考慮して目標厚さを決定する。第１導電膜１１４は、ＣＶＤまたはＰＶＤ(Physical Vapor Deposition)方法で形成でき、ポリシリコン膜で形成する場合、ＣＶＤ、たとえばＬＰＣＶＤ方法を採用することが好ましい。
つぎに、図１（Ｅ）に示す工程において、第１導電膜１１４の上部に第２ハードマスク膜１２４を形成する。第２ハードマスク膜１２４はバッファ酸化膜、窒化膜またはこれらの積層膜で形成することができる。ここで、第２ハードマスク膜１２４は、窒化膜１１６、酸化膜１１８、窒化膜１２０および反射防止膜１２２で形成することが好ましい。窒化膜１１６、１２０は、ＣＶＤ方法を用いてシリコン窒化膜（ＳｉｘＮｙ）で形成する。ここで、第２ハードマスク膜１２４の下部窒化膜１１６は、後続の工程で素子分離膜を形成するためのギャップフィルに蒸着された絶縁膜の化学機械研磨工程（Chemical Mechanical Polishing：ＣＭＰ)の際に研磨停止膜として作用する。また、酸化膜１１８は、ＣＶＤ方法を用いてシリコン酸化膜（ＳｉＯ２）で形成することができ、反射防止膜１２２は、感光膜を用いた写真工程の際に反射防止のために形成し、ＣＶＤ方法を用いてシリコン酸化窒化膜（ＳｉＯＮ）で形成する。
つぎに、図１（Ｆ）に示す工程において、感光膜パターン（図示略）をエッチングマスクとして前記第２ハードマスク膜1２４および第１導電膜１１４を一部領域エッチングする。これにより、素子分離領域のトレンチ１１０の内部にギャップフィル導電膜１１４ｂが形成される。このギャップフィル導電膜１１４ｂとしては、活性領域より５００〜７００Åの厚さだけリセスされるように形成し、活性領域と素子分離領域を分離させる。
一方、活性領域には、第１導電膜１１４がエッチングされてトンネル絶縁膜１１２上にフローティングゲート用導電膜１１４ａが形成される。その後、後続の工程において素子分離膜を形成するために行われる絶縁膜のＣＭＰ時、研磨停止膜として用いるための窒化膜１１６以外は第２ハードマスク膜１２４を除去する。
このように、フローティングゲート（図示略）を形成するための第１導電膜１１４の蒸着の際に、トレンチ１１０を第１導電膜１１４で同時に充填する場合、トレンチ１１０の深さが浅くてギャップフィル導電膜１１４ｂを形成するときにトレンチ１１０内のボイドの生成を抑制することができる。また、ギャップフィル導電膜１１４ｂの形成によってギャップフィル導電膜１１４ｂの上部に後続で形成されるべきギャップフィルの深さを低めることにより、後続に蒸着される絶縁膜もボイドないしに形成することができる。
つぎに、図１（Ｇ）に示す工程において、前述のギャップフィル導電膜１１４ｂを含むフローティングゲート用導電膜１１４ａおよび残留した窒化膜１１６の上部に、第２絶縁膜１２６を形成する。第２絶縁膜１２６は、シリコン酸化膜（ＳｉＯ２）で形成できる、この場合、酸化工程で形成することができる。このように形成された第２絶縁膜１２６は、通常、側壁酸化膜(Wall Oxide layer)と呼ばれ、後続の工程で行われるギャップフィル用ＨＤＰ絶縁膜のプラズマ損傷を最小化する。
つぎに、図１（Ｈ）に示す工程において、前述の第２絶縁膜１２６を含む半導体基板１００の上部に、ギャップフィルのための第３絶縁膜１２８を形成する。好ましくは、第３絶縁膜１２８は、高密度プラズマ方式(ＨＤＰ)を用いて埋め込み特性のよいＨＤＰ酸化膜で形成する。
また、図１（Ｉ）に示す工程にあっては、第３絶縁膜１２８を第２ハードマスク膜１２４の下部窒化膜１１６が露出するまでＣＭＰ工程によって研磨する。その後、フローティングゲート用導電膜１１４ａの外壁の一部を露出させるように第３絶縁膜１２８および第２絶縁膜１２６を一部の厚さだけエッチングする。これにより、素子分離領域にギャップフィル導電膜１１４ｂ、第２絶縁膜１２６および第３絶縁膜からなる素子分離膜１３０が形成される。素子分離膜１３０の形成の際に、有効フィールド酸化膜の厚さ(Effective
Field Oxide Height；ＥＦＨ)も同時に制御される。
一方、図示してはいないがフローティングゲート用導電膜１１４ａと素子分離膜１３０を含む半導体基板１００の上部に誘電体膜および第２導電膜を形成する。誘電体膜は、酸化膜−窒化膜−酸化膜(Oxide-Nitride-Oxide)で形成する。誘電体膜は、ＣＶＤ方法によって形成することができ、好ましくはＬＰＣＶＤ方法によって形成することができる。第２導電膜は、ＣＶＤまたはＰＶＤ方法を用いてポリシリコン膜、金属膜またはこれらの積層膜で形成することができる。
その後、通常の工程によって第２導電膜、誘電体膜、フローティングゲート用導電膜１１４ａを順次パターニングする。これにより、フローティングゲート用導電膜１１４ａからなるフローティングゲートと、第２導電膜からなるコントロールゲートが形成される。
以上、本発明による不揮発性メモリ素子とその製造方法の実施形態について説明したが、そうした実施形態に限定されるものではなく、本発明の主旨を逸脱しない範囲内でその他の実施形態、応用例、変形例およびそれらの組み合わせも可能である。
本発明に係る不揮発性メモリ素子の製造方法の実施形態として、素子分離膜を形成する工程を示す断面図。 同実施形態における次の工程を示す断面図。 同実施形態における次の工程を示す断面図。 同実施形態における次の工程を示す断面図。 同実施形態における次の工程を示す断面図。 同実施形態における次の工程を示す断面図。 同実施形態における次の工程を示す断面図。 同実施形態における次の工程を示す断面図。 同実施形態における次の工程を示す断面図。
符号の説明
１００ 半導体基板
１０８ 第１ハードマスク膜
１１０ トレンチ
１１２ 第１絶縁膜
１１４ 第１導電膜
１１４ａ フローティングゲート用導電膜
１１４ｂ ギャップフィル導電膜
１２４ 第２ハードマスク
１２６ 第２絶縁膜
１２８ 第３絶縁膜
１３０ 素子分離膜

Claims (15)

  1. 活性領域および素子分離領域の半導体基板上に形成された第１絶縁膜と、
    前記活性領域の第１絶縁膜上に形成されたフローティングゲートと、
    前記素子分離領域の前記第１絶縁膜の上部に形成され、前記活性領域よりも低く形成されるギャップフィル導電膜、ギャップフィル導電膜の上部に形成された第２絶縁膜および第３絶縁膜からなる素子分離膜と、
    前記フローティングゲートおよび前記素子分離膜上に形成された誘電体膜と、
    前記誘電体膜の上部に形成されたコントロールゲートとを含むことを特徴とする不揮発性メモリ素子。
  2. 前記第１絶縁膜は、シリコン酸化膜によって形成されることを特徴とする請求項１に記載の不揮発性メモリ素子。
  3. 前記フローティングゲートは、ポリシリコン膜によって形成されることを特徴とする請求項１に記載の不揮発性メモリ素子。
  4. 前記ギャップフィル導電膜は、ポリシリコン膜によって形成されることを特徴とする請求項１に記載の不揮発性メモリ素子。
  5. 前記ギャップフィル導電膜は、前記活性領域の半導体基板から５００〜７００Åの厚さだけリセスされるように形成されることを特徴とする請求項１に記載の不揮発性メモリ素子。
  6. 前記第２絶縁膜は、シリコン酸化膜によって形成されることを特徴とする請求項１に記載の不揮発性メモリ素子。
  7. 前記第３絶縁膜は、ＨＤＰ酸化膜によって形成されることを特徴とする請求項１に記載の不揮発性メモリ素子。
  8. 半導体基板の上部に第１ハードマスク膜を形成する工程と、
    トレンチが形成されるように感光膜パターンをエッチングマスクとして前記第１ハードマスク膜および半導体基板を一部領域エッチングする工程と、
    前記第１ハードマスク膜を除去する工程と、
    前記トレンチを含む半導体基板の上部に第１絶縁膜を形成する工程と、
    前記トレンチが充填されるように前記第１絶縁膜を含む半導体基板の上部に第１導電膜を形成する工程と、
    前記第１導電膜の上部に第２ハードマスク膜を形成する工程と、
    フローティングゲート用導電膜、およびトレンチの内部にリセス領域を持つギャップフィル導電膜が形成されるように、感光膜パターンをエッチングマスクとして前記第２ハードマスク膜および第１導電膜を一部領域エッチングする工程と、
    前記第２ハードマスク膜を下部窒化膜以外は除去する工程と、
    前記ギャップフィル導電膜を含むフローティングゲート用導電膜および残留した窒化膜の上部に第２絶縁膜を形成する工程と、
    前記第２絶縁膜を含む半導体基板の上部に第３絶縁膜を形成する工程と、
    前記第３絶縁膜を第２ハードマスク膜の下部窒化膜が露出するまで研磨する工程と、
    前記フローティングゲート用導電膜の外壁の一部を露出させる素子分離膜が形成されるように、前記第３絶縁膜および第２絶縁膜を一部エッチングする工程と、
    前記フローティングゲート用導電膜の上部に誘電体膜および第２導電膜を形成する工程と、
    を含むことを特徴とする不揮発性メモリ素子の製造方法。
  9. 前記第１ハードマスク膜は、酸化膜、窒化膜および反射防止膜が順次積層されて形成されることを特徴とする請求項８に記載の不揮発性メモリ素子の製造方法。
  10. 前記第１絶縁膜は、シリコン酸化膜によって形成されることを特徴とする請求項８に記載の不揮発性メモリ素子の製造方法。
  11. 前記第１導電膜は、ポリシリコン膜によって形成されることを特徴とする請求項８に記載の不揮発性メモリ素子の製造方法。
  12. 前記ギャップフィル導電膜は、前記活性領域の半導体基板から５００〜７００Åの厚さだけリセスされるように形成されることを特徴とする請求項８に記載の不揮発性メモリ素子の製造方法。
  13. 前記第２ハードマスク膜は、窒化膜、酸化膜、窒化膜および反射防止膜が順次積層されて形成されることを特徴とする請求項８に記載の不揮発性メモリ素子の製造方法。
  14. 前記第２絶縁膜は、シリコン酸化膜によって形成されることを特徴とする請求項８に記載の不揮発性メモリ素子の製造方法。
  15. 前記第３絶縁膜は、ＨＤＰ酸化膜によって形成されることを特徴とする請求項８に記載の不揮発性メモリ素子の製造方法。
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