KR20090069367A - 플래시 메모리 소자의 제조 방법 - Google Patents
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Abstract
본 발명은 플래시 메모리 소자의 제조 방법에 관한 것으로, 버퍼막 또는 더미 패턴을 이용하여 플래시 메모리 소자의 사이즈를 확대시키지 않으면서도 플로팅 게이트의 표면적을 향상시킴으로써 커플링 비율을 증가시켜서 프로그래밍 및 소거 속도를 향상시키는 이점이 있다.
플로팅 게이트, 표면적, 커플링 비율
Description
본 발명은 플래시 메모리 소자의 제조 방법에 관한 것으로, 더욱 상세하게는 플로팅 게이트(floating gate)의 표면적을 향상시킴으로써 커플링 비율(coupling ratio)을 증가시킨 플래시 메모리 소자의 제조 방법에 관한 것이다.
플래시 메모리 소자는 프로그래밍 및 소거 특성을 구비한 이피롬(EPROM)과 전기적으로 프로그램 및 소거 특성을 확보하는 이이피롬(EEPROM)의 장점을 살려 제조된 메모리 소자이다. 이러한 플래시 소자는 대체로 한 개의 트랜지스터로서 한 비트의 저장 상태를 실현하며 전기적으로 프로그래밍과 소거를 수행한다. 이와 같은 특성을 갖는 플래시 메모리 소자는 일반적으로 실리콘 기판 상에 형성된 플로팅 게이트를 구비하는 수직 적층형 게이트 구조를 갖는다. 다층 게이트 구조는 전형적으로 하나 이상의 터널 산화막 또는 층간 절연막과, 플로팅 게이트의 위 또는 주변에 형성된 컨트롤 게이트를 포함한다.
이 구조를 갖는 플래시 메모리 셀의 프로그래밍은 드레인 측에 채널 열전자(channel hot electron)를 형성시켜 전자를 플로팅 게이트에 축적함으로써 셀 트 랜지스터의 문턱전압을 증가시키는 동작이다. 반면에, 메모리 셀의 소거 동작은 기판과 플로팅 게이트 간에 고전압을 발생시켜 플로팅 게이트에 축적된 전자를 방출함으로써 셀 트랜지스터의 문턱전압을 낮추는 것이다.
플로팅 게이트는 데이터의 프로그램 및 소거 시 터널 산화막의 전하 특성에 중요한 역할을 하며 터널링 소스로 제공되며, 통상 도핑된 폴리실리콘으로 형성한다.
층간 절연막은 플로팅 게이트 내에 저장된 전하를 보존하는 역할을 하며, 통상 하부산화막/질화막/상부산화막이 적층된 ONO(Oxide/Nitride/Oxide)막으로 형성한다.
컨트롤 게이트는 데이터의 프로그래밍 및 소거 시에 기판의 전자들을 플로팅 게이트로 이동시키거나 플로팅 게이트 내의 전자들을 기판으로 이동시키기 위하여 전압이 인가되는 층으로서, 저항을 낮추기 위하여 폴리실리콘과 금속 실리사이드가 적층된 폴리사이드 구조로 형성한다.
최근 들어 플래시 메모리 소자의 고집적화에 따라 플래시 메모리 소자의 플로팅 게이트, 컨트롤 게이트, 소스/드레인, 배선 등이 미세화 됨에 따라 플로팅 게이트와 컨트롤 게이트에 의해 구성되는 커패시터의 정전용량이 감소할 뿐만 아니라 커플링 비율이 저하되는 문제점이 있다.
커플링 비율은 컨트롤 게이트에 전압이 인가될 때 컨트롤 게이트의 인가 전압이 플로팅 게이트에 분배되는 비율을 의미한다. 현재, 플래시 메모리 소자의 사이즈를 확대시키지 않으면서도 커플링 비율을 증가시키기 위한 요구가 증가하고 있는 실정이다.
본 발명에서는 플로팅 게이트의 표면적을 향상시킴으로써 커플링 비율을 증가시킨 플래시 메모리 소자의 제조 방법을 제공한다.
본 발명의 제 1 관점으로서 플래시 메모리 소자의 제조 방법은, 필드 영역에 소자 분리막이 형성된 반도체 기판의 상부에 버퍼막을 형성하는 단계와, 상기 버퍼막에 개구부를 형성하여 상기 반도체 기판 상에서 활성 영역의 플로팅 게이트 형성 영역을 노출시키는 단계와, 상기 개구부의 바닥면과 측벽에 플로팅 게이트를 형성하는 단계와, 상기 버퍼막을 제거한 후에 상기 플로팅 게이트를 포함하여 상기 반도체 기판 상에 유전막을 형성하는 단계와, 상기 유전막 상에 컨트롤 게이트를 형 성하는 단계를 포함한다.
본 발명의 제 2 관점으로서 플래시 메모리 소자의 제조 방법은, 필드 영역에 소자 분리막이 형성된 반도체 기판의 활성 영역 상에 플로팅 게이트 형성 영역을 정의하는 더미 패턴을 형성하는 단계와, 상기 반도체 기판 상의 상기 더미 패턴이 형성되지 않은 영역에 층간 절연막을 형성한 후에 상기 더미 패턴을 제거하여 상기 플로팅 게이트 형성 영역을 노출하는 개구부를 형성하는 단계와, 상기 개구부의 바닥면과 측벽에 플로팅 게이트를 형성하는 단계와, 상기 플로팅 게이트를 포함하여 상기 반도체 기판 상에 유전막을 형성하는 단계와, 상기 유전막 상에 컨트롤 게이트를 형성하는 단계를 포함한다.
본 발명에 의하면, 플래시 메모리 소자의 사이즈를 확대시키지 않으면서도 플로팅 게이트의 표면적을 향상시킴으로써 커플링 비율을 증가시켜서 프로그래밍 및 소거 속도를 향상시키는 효과가 있다.
이하, 본 발명의 바람직한 실시예를 첨부된 도면들을 참조하여 상세히 설명한다. 아울러 본 발명을 설명함에 있어, 관련된 공지 구성 또는 기능에 대한 구체적인 설명이 본 발명의 요지를 흐릴 수 있다고 판단되는 경우에는 그 상세한 설명을 생략한다.
도 1a 내지 도 1f는 본 발명의 제 1 실시예에 따른 플래시 메모리 소자의 제 조 방법을 설명하기 위한 소자 단면도이다.
도 1a를 참조하면, 먼저 통상적인 샐로우 트렌치 아이솔레이션(shallow trench isolation: STI) 공정을 이용하여 반도체 기판(101), 예를 들어 단결정 실리콘 기판의 필드 영역에 트렌치를 형성하고, 이 트렌치를 갭 필링한 후에 반도체 기판(101)의 활성 영역을 평탄화하여 소자 분리막(103)을 형성한다.
이러한 소자 분리막(103)의 형성 공정을 보다 자세히 살펴보면, 반도체 기판(101), 예를 들어 단결정 실리콘 기판의 전역 상에 버퍼 산화막을 형성하고, 버퍼 산화막 상에 하드 마스크층으로서 질화막을 적층한다. 여기서, 질화막은 후속의 화학적 기계적 연마 공정(Chemical Mechanical Polishing: CMP)에서 식각 정지막으로서의 역할을 담당한다. 이어서, 사진식각공정을 이용하여 반도체 기판(101)의 필드 영역 상의 질화막과 버퍼 산화막을 제거한 후 계속하여 반도체 기판(101)의 필드 영역을 소정 깊이로 식각시킴으로써 트렌치를 형성한다. 그 다음에, 트렌치 내의 반도체 기판(101)의 표면 상에 예를 들어 열산화공정에 의해 라이너 산화막을 형성한다. 이는 트렌치의 형성을 위한 식각 공정에서 트렌치 내의 반도체 기판(101)의 표면에 발생한 식각 손상을 최소화시켜주기 위함이다. 이후, 예를 들어 대기압 화학 기상 증착(Atmospheric Pressure CVD: APCVD) 공정이나 고밀도 플라즈마 화학 기상 증착(High Density Plasma CVD : HDP CVD) 공정을 이용하여 트렌치의 내부와 함께 질화막의 표면 상에 갭 필링 특성이 양호한 절연막, 예를 들어 산화막을 소정 두께로 적층시킴으로써 트렌치를 갭 필링시킨다. 이어서, 예를 들어 화학적 기계적 연마 공정을 이용하여 산화막과 질화막을 평탄화시킴으로써 트렌치에 소 자 분리막(103)을 형성한다.
역시 도 1a를 참조하면, 전체 구조 상부에 버퍼막(105)을 형성한다. 버퍼막(105)은 예를 들어 플라즈마 강화 화학 기상 증착(Plasma Enhanced Chemical Vapor Deposition: PECVD) 공정을 이용하여 실리콘 질화막(SiNx)을 증착하거나 스핀 코팅 등의 방법을 사용하여 폴리이미드(polyimide) 등과 같은 폴리머(polymer)로 형성하며, 버퍼막(105) 상에 플로팅 게이트 형성 영역을 위한 감광막 패턴(107)을 형성한다.
도 1b를 참조하면, 감광막 패턴(107)을 식각 마스크층으로 이용한 사진식각공정을 통해 버퍼막(105)을 제거시킴으로써 버퍼막(105)의 개구부(109)를 형성한 후에 감광막 패턴(107)을 제거한다. 따라서, 개구부(109)에 의해 반도체 기판(101) 상에서 활성 영역의 플로팅 게이트 형성 영역이 노출된다.
도 1c를 참조하면, 버퍼막(105)을 산화방지막으로 이용하여 개구부(109) 내의 반도체 기판(101) 상에 예를 들어 열산화공정을 통해 게이트 산화막(111)을 형성한다.
그런 다음, 개구부(109) 내의 게이트 산화막(111)과 함께 버퍼막(105) 상에 예로서, 화학 기상 증착 공정(CVD)에 의해 플로팅 게이트를 위한 도전층, 예를 들어 제 1 다결정 실리콘층(113a)을 형성하다.
도 1d를 참조하면, 제 1 다결정 실리콘층(113a)을 평탄화공정, 예를 들어 화학적 기계적 연마 공정에 의해 평탄화 시킴으로써 개구부(109) 내의 바닥면과 측벽에 제 1 다결정 실리콘층(113a)을 남기고 개구부(109) 외측의 버퍼막(105) 상의 제 1 다결정 실리콘층(113a)을 제거하여 알파벳 "U"자 형태의 플로팅 게이트(113)를 형성한다.
도 1e를 참조하면, 버퍼막(105)을 제거한 후에, 즉 플로팅 게이트(113)를 포함하여 반도체 기판(101)의 전역 상에 예로서 하부산화막과 질화막 및 상부산화막을 순차로 적층하여 ONO 구조의 유전막(115)을 형성한다.
여기서, 버퍼막(105)의 제거 공정은 버퍼막(105)을 실리콘 질화막(SiNx)으로 형성하였을 경우에 예로서 습식 식각을 통해 제거하거나 염소(Cl) 계열의 식각 가스를 이용하는 건식 식각을 통해 제거하며, 버퍼막(105)을 폴리머로 형성하였을 경우에 예로서 산소(O) 계열의 식각 가스를 이용하는 건식 식각을 통해 제거한다. 이때 건식 식각 공정은 예로서 플라즈마 식각 장치인 반응 이온 식각 장치를 이용하고, 식각 가스는 염소 가스(Cl2) 또는 산소 가스(02)를 이용하거나 질소 가스(N2)와의 혼합 가스를 이용한다.
도 1f를 참조하면, 유전막(115) 상에 예를 들어 제 2 다결정 실리콘층을 소정 두께로 적층하고 나서 사진식각공정을 이용하여 제 2 다결정 실리콘층을 원하는 부분을 남기고 불필요한 부분을 제거시킴으로써 컨트롤 게이트(117)를 형성한다.
따라서, 본 발명은 플래시 메모리 소자의 사이즈를 증가시키지 않으면서도 플로팅 게이트(113)의 표면적을 확대시킴으로써 플로팅 게이트(113)와 유전막(115) 및 컨트롤 게이트(117)로 구성되는 커패시터의 정전 용량을 증가시킬 뿐만 아니라 커플링 비율도 증가시킬 수가 있으므로 플로팅 게이트(113)에 대한 전하의 주입이 나 인출을 용이하게 수행할 수 있다. 따라서, 플래시 메모리 소자의 프로그래밍 및 소거의 동작이 낮은 구동 전압에서도 원활하게 수행할 수가 있다.
도 2a 내지 도 2f는 본 발명의 제 2 실시예에 따른 플래시 메모리 소자의 제조 방법을 설명하기 위한 소자 단면도이다.
도 2a를 참조하면, 먼저 통상적인 샐로우 트렌치 아이솔레이션(STI) 공정을 이용하여 반도체 기판(201), 예를 들어 단결정 실리콘 기판의 필드 영역에 트렌치를 형성하고, 이 트렌치를 갭 필링한 후에 반도체 기판(201)의 활성 영역을 평탄화하여 소자 분리막(203)을 형성한다.
역시 도 2a를 참조하면, 반도체 기판(201)의 활성 영역 상에 플로팅 게이트 형성 영역을 정의하는 더미 패턴(dummy pattern)(205)을 형성한다. 더미 패턴(205)은 예를 들어 플라즈마 강화 화학 기상 증착(PECVD) 공정을 이용하여 반도체 기판(201)의 전면 상부에 실리콘 질화막(SiNx)을 증착하거나 스핀 코팅 등의 방법을 사용하여 폴리이미드 등과 같은 폴리머로 형성한 후, 그 상부에 형성한 감광막 패턴(도시 생략됨)을 식각 마스크층으로 이용한 사진식각공정을 통해 패터닝한다. 만약 감광성 폴리이미드를 이용한 경우라면 직접 UV광 등으로 선택적으로 노광하여 감광을 시키고, 현상액을 사용하여 감광성 폴리이미드를 패터닝함으로써 폴리이미드 패턴을 형성하며, 폴리이미드 패턴을 열처리하여 큐링(Curing)할 수도 있다.
도 2b를 참조하면, 더미 패턴(205)이 형성된 반도체 기판(201)의 상면에 예로서 IMD(Inter Metallic Dielectric)막을 증착하여 층간 절연막(207)을 형성한 후 에 평탄화공정, 예를 들어 화학적 기계적 연마 공정을 통해 더미 패턴(205)이 노출되도록 층간 절연막(207)을 평탄화 한다. 예로서 층간 절연막(207)은 대기압 화학 기상 증착(APCVD) 공정 또는 서브대기압 화학 기상 증착(Sub-Atmospheric CVD: SACVD) 공정을 이용하여 USG(Un-doped Silicate Glass)막, TEOS(Tetra Ethyle Ortho Silicate)막, 고밀도 플라즈마(High Density Plasma, HDP)막 등으로 형성한다.
도 2c를 참조하면 더미 패턴(205)을 제거하여 층간 절연막(207)에 개구부(208)를 형성함으로써 플로팅 게이트 형성 영역의 반도체 기판(201)을 노출시킨다. 여기서, 더미 패턴(205)의 제거 공정은 더미 패턴(205)을 실리콘 질화막(SiNx)으로 형성하였을 경우에 예로서 습식 식각을 통해 제거하거나 염소(Cl) 계열의 식각 가스를 이용하는 건식 식각을 통해 제거하며, 더미 패턴(205)을 폴리머로 형성하였을 경우에 예로서 산소(O) 계열의 식각 가스를 이용하는 건식 식각을 통해 제거한다. 이때 건식 식각 공정은 예로서 플라즈마 식각 장치인 반응 이온 식각 장치를 이용하고, 식각 가스는 염소 가스(Cl2) 또는 산소 가스(02)를 이용하거나 질소 가스(N2)와의 혼합 가스를 이용한다.
도 2d를 참조하면, 층간 절연막(207)을 산화방지막으로 이용하여 개구부(208)의 노출된 반도체 기판(201) 상에 예를 들어 열산화공정을 통해 게이트 산화막(도시 생략됨)을 형성하며, 게이트 산화막(도시 생략됨)과 함께 층간 절연막(207) 상에 예로서, 화학 기상 증착 공정(CVD)에 의해 플로팅 게이트를 위한 도 전층, 예를 들어 제 1 다결정 실리콘층(209a)을 형성하고, 활성 영역 내 플로팅 게이트 형성 영역, 즉 개구부(208)를 폐쇄하는 감광막 패턴(211)을 형성한다. 여기서 감광막 패턴(211)은 일정 마진(margin)을 두어서 개구부(208) 에지의 층간 절연막(207)을 일부 덮도록 알파벳 "T"자 형태로 형성하며, 동일한 활성 영역 내에 위치하는 연속된 플로팅 게이트 형성 영역이 존재할 경우에는 분리하여 각각의 감광막 패턴(211)으로 형성한다.
도 2e를 참조하면, 감광막 패턴(211)을 식각 마스크층으로 이용한 사진식각공정을 통해 제 1 다결정 실리콘층(209a)을 제거시킴으로써 플로팅 게이트 형성 영역, 즉 개구부(208)의 바닥면과 측벽에 제 1 다결정 실리콘층(209a)을 남기고 층간 절연막(207) 상의 제 1 다결정 실리콘층(209a)을 제거하여 알파벳 "U"자 형태의 플로팅 게이트(209)를 형성한다. 여기서 감광막 패턴(211)이 개구부(208) 에지의 층간 절연막(207)을 일부 덮는 형태이므로 플로팅 게이트(209) 또한 층간 절연막(207)을 일부 덮는 형태로 형성된다. 그리고 동일한 활성 영역 내에 위치하는 연속된 플로팅 게이트 형성 영역이 존재할 경우에 감광막 패턴(211)이 분리된 형태이므로 플로팅 게이트(209) 또는 각각 분리된 형태로 형성된다.
도 2f를 참조하면, 플로팅 게이트(209)를 포함하여 반도체 기판(201)의 전역 상에 예로서 하부산화막과 질화막 및 상부산화막을 순차로 적층하여 ONO 구조의 유전막(213)을 형성한다.
그리고, 유전막(213) 상에 예를 들어 제 2 다결정 실리콘층을 소정 두께로 적층하고 나서 사진식각공정을 이용하여 제 2 다결정 실리콘층을 원하는 부분을 남 기고 불필요한 부분을 제거시킴으로써 컨트롤 게이트(215)를 형성한다.
본 발명의 제 2 실시예는 전술한 제 1 실시예에서처럼 플래시 메모리 소자의 사이즈를 증가시키지 않으면서도 플로팅 게이트(209)의 표면적을 확대시킴으로써 플로팅 게이트(209)와 유전막(213) 및 컨트롤 게이트(215)로 구성되는 커패시터의 정전 용량을 증가시킬 뿐만 아니라 커플링 비율도 증가시킬 수가 있으므로 플로팅 게이트(209)에 대한 전하의 주입이나 인출을 용이하게 수행할 수 있다. 따라서, 플래시 메모리 소자의 프로그래밍 및 소거의 동작이 낮은 구동 전압에서도 원활하게 수행할 수가 있다.
도 3a 내지 도 3c는 본 발명의 제 3 실시예에 따른 플래시 메모리 소자의 제조 방법을 설명하기 위한 소자 단면도이다. 본 발명의 제 3 실시예는 앞서 설명한 제 2 실시예를 일부 변형한 실시예로서, 제 2 실시예와 비교하여 보면 도 2a 내지도 2c의 공정까지는 동일하게 수행되기에, 그 이후 변형된 공정만을 도 3a 내지 도 3c에 나타내었다. 이에 본 발명의 제 3 실시예를 나타내는 도 3a 내지 도 3c에서 도면부호를 명기함에 있어서 본 발명의 제 2 실시예와 동일한 구성요소에 대해서는 동일한 도면부호를 명기하였으며, 이하의 설명에서는 동일한 기술사상에 대해서는 그 기재를 생략한다.
도 3a를 참조하면, 층간 절연막(207)을 산화방지막으로 이용하여 개구부(208)의 노출된 반도체 기판(201) 상에 예를 들어 열산화공정을 통해 게이트 산화막(도시 생략됨)을 형성하며, 게이트 산화막(도시 생략됨)과 함께 층간 절연 막(207) 상에 예로서, 화학 기상 증착 공정(CVD)에 의해 플로팅 게이트를 위한 도전층, 예를 들어 제 1 다결정 실리콘층(209a)을 형성하고, 활성 영역 내 플로팅 게이트 형성 영역, 즉 개구부(208)를 폐쇄하는 감광막 패턴(211')을 형성한다. 여기서 감광막 패턴(211')은 일정 마진을 두어서 개구부(208) 에지의 층간 절연막(207)을 일부 덮도록 알파벳 "T"자 형태로 형성하며, 동일한 활성 영역 내에 위치하는 연속된 플로팅 게이트 형성 영역이 존재할 경우에는 서로 연결된 단일의 감광막 패턴(211')으로 형성한다.
도 3b를 참조하면, 감광막 패턴(211')을 식각 마스크층으로 이용한 사진식각공정을 통해 제 1 다결정 실리콘층(209a)을 제거시킴으로써 플로팅 게이트 형성 영역, 개구부(208)의 바닥면과 측벽에 제 1 다결정 실리콘층(209a)을 남기고 층간 절연막(207) 상의 제 1 다결정 실리콘층(209a)을 제거하여 알파벳 "U"자 형태의 플로팅 게이트(209')를 형성한다. 여기서 감광막 패턴(211')이 개구부(208) 에지의 층간 절연막(207)을 일부 덮는 형태이므로 플로팅 게이트(209') 또한 층간 절연막(207)을 일부 덮는 형태로 형성되며, 동일한 활성 영역 내에 위치하는 연속된 플로팅 게이트 형성 영역이 존재할 경우에는 감광막 패턴(211')이 서로 연결된 형태이므로 플로팅 게이트(209') 또한 서로 연결된 단일의 형태로 형성된다.
도 3c를 참조하면, 플로팅 게이트(209')를 포함하여 반도체 기판(201)의 전역 상에 예로서 하부산화막과 질화막 및 상부산화막을 순차로 적층하여 ONO(Oxide/Nitride/Oxide) 구조의 유전막(213)을 형성한다.
그리고, 유전막(213) 상에 예를 들어 제 2 다결정 실리콘층을 소정 두께로 적층하고 나서 사진식각공정을 이용하여 제 2 다결정 실리콘층을 원하는 부분을 남기고 불필요한 부분을 제거시킴으로써 컨트롤 게이트(215)를 형성한다.
본 발명의 제 3 실시예는 전술한 제 1, 제 2 실시예에서처럼 플래시 메모리 소자의 사이즈를 증가시키지 않으면서도 플로팅 게이트(209')의 표면적을 확대시킴으로써 플로팅 게이트(209')와 유전막(213) 및 컨트롤 게이트(215)로 구성되는 커패시터의 정전 용량을 증가시킬 뿐만 아니라 커플링 비율도 증가시킬 수가 있으므로 플로팅 게이트(209')에 대한 전하의 주입이나 인출을 용이하게 수행할 수 있다. 따라서, 플래시 메모리 소자의 프로그래밍 및 소거의 동작이 낮은 구동 전압에서도 원활하게 수행할 수가 있다.
지금까지 본 발명의 실시예에 국한하여 설명하였으나 본 발명의 기술이 당업자에 의하여 용이하게 변형 실시될 가능성이 자명하다. 이러한 변형된 실시예들은 본 발명의 특허청구범위에 기재된 기술사상에 포함된다고 하여야 할 것이다.
도 1a 내지 도 1f는 본 발명의 제 1 실시예에 따른 플래시 메모리 소자의 제조 방법을 설명하기 위한 소자 단면도,
도 2a 내지 도 2f는 본 발명의 제 2 실시예에 따른 플래시 메모리 소자의 제조 방법을 설명하기 위한 소자 단면도,
도 3a 내지 도 3c는 본 발명의 제 3 실시예에 따른 플래시 메모리 소자의 제조 방법을 설명하기 위한 소자 단면도,
<도면의 주요 부분에 대한 부호의 설명>
101, 201 : 반도체 기판 103, 203 : 소자 분리막
105 : 버퍼막 107, 211, 211' : 감광막 패턴
109 : 개구부 111 : 게이트 산화막
113, 209, 209' : 플로팅 게이트 115, 213 : 유전막
117, 215 : 컨트롤 게이트 205 : 더미 패턴
207 : 층간 절연막
Claims (14)
- 필드 영역에 소자 분리막이 형성된 반도체 기판의 상부에 버퍼막을 형성하는 단계와,상기 버퍼막에 개구부를 형성하여 상기 반도체 기판 상에서 활성 영역의 플로팅 게이트 형성 영역을 노출시키는 단계와,상기 개구부의 바닥면과 측벽에 플로팅 게이트를 형성하는 단계와,상기 버퍼막을 제거한 후에 상기 플로팅 게이트를 포함하여 상기 반도체 기판 상에 유전막을 형성하는 단계와,상기 유전막 상에 컨트롤 게이트를 형성하는 단계를 포함하는 플래시 메모리 소자의 제조 방법.
- 제 1 항에 있어서,상기 버퍼막을 형성하는 단계는 실리콘 질화막(SiNx) 또는 폴리머(polymer)를 이용하여 형성하는플래시 메모리 소자의 제조 방법.
- 제 1 항에 있어서,상기 플로팅 게이트를 형성하는 단계는 상기 개구부 및 상기 버퍼막 상에 도전층을 형성한 후에 평탄화하여 상기 개구부의 바닥면과 측벽에 상기 도전층을 남 겨서 상기 플로팅 게이트를 형성하는플래시 메모리 소자의 제조 방법.
- 제 2 항에 있어서,상기 버퍼막을 상기 실리콘 질화막으로 형성하였을 경우에 상기 유전막을 형성하는 단계에서 상기 버퍼막을 습식 식각을 통해 제거하거나 염소(Cl) 계열의 식각 가스를 이용하는 건식 식각을 통해 제거하는플래시 메모리 소자의 제조 방법.
- 제 2 항에 있어서,상기 버퍼막을 상기 폴리머로 형성하였을 경우에 상기 유전막을 형성하는 단계에서 상기 버퍼막을 산소(O) 계열의 식각 가스를 이용하는 건식 식각을 통해 제거하는플래시 메모리 소자의 제조 방법.
- 필드 영역에 소자 분리막이 형성된 반도체 기판의 활성 영역 상에 플로팅 게이트 형성 영역을 정의하는 더미 패턴을 형성하는 단계와,상기 반도체 기판 상의 상기 더미 패턴이 형성되지 않은 영역에 층간 절연막을 형성한 후에 상기 더미 패턴을 제거하여 상기 플로팅 게이트 형성 영역을 노출하는 개구부를 형성하는 단계와,상기 개구부의 바닥면과 측벽에 플로팅 게이트를 형성하는 단계와,상기 플로팅 게이트를 포함하여 상기 반도체 기판 상에 유전막을 형성하는 단계와,상기 유전막 상에 컨트롤 게이트를 형성하는 단계를 포함하는 플래시 메모리 소자의 제조 방법.
- 제 6 항에 있어서,상기 더미 패턴을 형성하는 단계는 실리콘 질화막(SiNx) 또는 폴리머를 이용하여 형성하는플래시 메모리 소자의 제조 방법.
- 제 7 항에 있어서,상기 더미 패턴을 상기 실리콘 질화막으로 형성하였을 경우에 상기 개구부를 형성하는 단계에서 상기 더미 패턴을 습식 식각을 통해 제거하거나 염소(Cl) 계열의 식각 가스를 이용하는 건식 식각을 통해 제거하는플래시 메모리 소자의 제조 방법.
- 제 7 항에 있어서,상기 더미 패턴을 상기 폴리머로 형성하였을 경우에 상기 개구부를 형성하는 단계에서 상기 더미 패턴을 산소(O) 계열의 식각 가스를 이용하는 건식 식각을 통 해 제거하는플래시 메모리 소자의 제조 방법.
- 제 6 항에 있어서,상기 개구부를 형성하는 단계는 상기 더미 패턴이 형성된 상기 반도체 기판의 상면에 상기 층간 절연막으로서 IMD(Inter Metallic Dielectric)막을 증착한 후에 상기 더미 패턴이 노출되도록 평탄화하는 공정을 포함하는플래시 메모리 소자의 제조 방법.
- 제 6 항에 있어서,상기 플로팅 게이트를 형성하는 단계는 상기 개구부 및 상기 층간 절연막 상에 도전층을 형성한 후에 상기 개구부를 폐쇄하는 감광막 패턴을 식각 마스크층으로 이용한 사진식각공정을 통해 상기 개구부의 바닥면과 측벽에 상기 도전층을 남겨서 상기 플로팅 게이트를 형성하는플래시 메모리 소자의 제조 방법.
- 제 11 항에 있어서,상기 감광막 패턴은 일정 마진(margin)을 두어서 상기 개구부 에지의 상기 층간 절연막을 일부 덮는 형태로 형성하여 상기 층간 절연막을 일부 덮는 형태로 상기 플로팅 게이트를 형성하는플래시 메모리 소자의 제조 방법.
- 제 11 항에 있어서,상기 감광막 패턴은 동일한 활성 영역 내에 위치하는 연속된 플로팅 게이트 형성 영역이 존재할 경우에는 분리해 상기 감광막 패턴을 각각 형성하여 상기 플로팅 게이트를 분리된 형태로 형성하는플래시 메모리 소자의 제조 방법.
- 제 11 항에 있어서,상기 감광막 패턴은 동일한 활성 영역 내에 위치하는 연속된 플로팅 게이트 형성 영역이 존재할 경우에는 상기 감광막 패턴을 서로 연결된 형태로 형성하여 상기 플로팅 게이트를 서로 연결된 단일의 형태로 형성하는플래시 메모리 소자의 제조 방법.
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