KR100784083B1 - 플래시 메모리 소자의 플로팅 게이트 형성방법 - Google Patents
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Abstract
본 발명은 하드 마스크용 질화막을 멀티 스트립을 통해서 제거함으로써 플로팅 게이트용 폴리 증착 시에 심이 발생되는 것을 방지하고, 플로팅 게이트용 폴리를 블랭크 식각하여 플로팅 게이트용 폴리의 상단 모서리 부분을 둥글게 함으로써 컨트롤 게이트용 폴리 증착 시에 보이드가 발생되는 것을 방지할 수 있는 플래시 메모리 소자의 플로팅 게이트 형성방법을 제공한다.
플로팅 게이트, 컨트롤 게이트, 보이드, 심
Description
도 1a 및 도 1b는 기존의 낸드형 플래시 메모리 소자의 플로팅 게이트의 공정 단면도를 나타낸다.
도 2a 내지 도 2j는 본 발명의 바람직한 실시예에 따른 플래시 메모리 소자의 플로팅 게이트 형성방법을 나타낸 공정 단면도이다.
< 도면의 주요 부분에 대한 부호의 설명 >
100 : 반도체 기판 110: 스크린 산화막
112 : 하드 마스크용 질화막 114 : 하드 마스크용 산화막
116 : 하드 마스크용 폴리 118 : 반사방지막
120 : 포토 레지스트 패턴 122 : HDP 산화막
124 : 터널 산화막 126 : 플로팅 게이트용 폴리
본 발명은 플래시 메모리 소자의 제조 방법에 관한 것으로서, 플래시 메모리 소자의 셀프 얼라인 플로팅 게이트 형성방법에 관한 것이다.
70nm 이하의 낸드형 플래시 메모리 소자에서, 소자분리막(이후, ISO라고 칭함) 형성 후에 플로팅 게이트용 폴리를 증착하고 식각공정을 통해서 플로팅 게이트를 형성할 경우, 플로팅 게이트용 폴리의 마스크 오버레이 마진(overlay margin)이 부족하여 ISO와 게이트 간의 쇼트(short)를 일으키거나 너무 가까워 소자 구동 불량을 일으킬 수 있다.
이러한 단점을 해결하기 위해서 플로팅 게이트용 폴리의 마스크 공정 없이 ISO 패턴을 형성할 때 자연스럽게 플로팅 게이트용 폴리와 ISO의 자기정렬이 될 수 있는 셀프 얼라인 플로팅 게이트 형성방법을 적용하였다.
도 1a 및 도 1b은 셀프 얼라인 플로팅 게이트를 나타낸 공정 단면도이다.
셀프 얼라인 플로팅 게이트를 형성하기 위해서, 플로팅 게이트용 폴리(16)의 두께를 500Å이상 유지해야 하는데, 플로팅 게이트용 폴리(16)의 두께를 500Å이상 유지하기 위해서는 후속 폴리 CMP(Chemical Machine Polishing)를 고려하여 ISO 식각 전에 하드 마스크용 질화막(미도시) 두께를 1000Å이상을 유지해야 한다. 그리고, ISO 식각 시에 하드 마스크용 질화막의 식각 프로파일 슬로프(profile slop)가 완전히 90도가 아니므로, 트렌치 내부에 HDP(High Density Plasma) 산화막(14)을 증착한 후에 CMP 공정을 진행하고, 그 다음에 습식식각을 통해서 하드 마스크용 질화막(미도시)을 제거할 경우 하드 마스크용 질화막이 습식 케미컬에서 제거되면서 후에 증착된 플로팅 게이트용 폴리(16)가 도 1a에 도시한 바와 같이 실리콘 기판(10) 상의 터널 산화막(12) 위에서 네가티브 프로파일로 된다.
이렇게 플로팅 게이트용 폴리(16)의 네가티브 프로파일은, 크리닝(clean) 공정에서 더욱 심화되며, 폴리 증착 시에는 심(seam) 또는 보이드(void)를 유발시킨다. 이렇게 발생된 심 또는 보이드는 폴리 CMP 시에 도 1b와 같이 그대로 노출되어, 후속 공정인 ONO막 증착 공정 시에 심 또는 보이드 부분에도 증착이 이루어진다. 그 결과, 게이트 모듈 형성을 위한 식각 시에 심 또는 보이드 부분에 증착된 물질이 잔여물(residue)로 남게 되는 문제점이 있다.
본 발명이 이루고자 하는 기술적 과제는 하드 마스크용 질화막을 2회 이상의 습식식각을 통해서 제거함으로써 플로팅 게이트용 폴리 증착 시에 심이 발생되는 것을 방지하는 것에 있다.
또한, 본 발명이 이루고자 하는 기술적 과제는 플로팅 게이트용 폴리를 블랭크 식각하여 플로팅 게이트용 폴리의 상단 모서리 부분을 둥글게 함으로써 컨트롤 게이트용 폴리 증착 시에 보이드가 발생되는 것을 방지하는 것에 있다.
상술한 목적을 달성하기 위한 본 발명의 바람직한 실시예에 따른 플래시 메모리 소자의 플로팅 게이트 형성방법은, 반도체 기판 상에 스크린 산화막, 하드 마스크용 질화막, 하드 마스크용 산화막, 및 하드 마스크용 폴리를 순차적으로 증착하고 패터닝하는 단계; 상기 패턴닝에 의해 노출된 상기 반도체 기판을 식각하여 트렌치를 형성하는 동시에 상기 하드 마스크용 폴리를 제거하는 단계; 상기 트렌치를 포함하는 전체 구조 상부에 산화막을 증착한 후에 상기 하드 마스크용 질화막을 식각 스톱퍼로 하여 상기 산화막과 상기 하드 마스크용 산화막을 제거하여 평탄화시키는 단계; 상기 하드 마스크용 질화막을 습식식각을 통해서 제거하는 단계;
상기 스크린 산화막을 제거한 후에 터널 산화막을 증착하고, 상기 터널 산화막을 포함하는 전체 구조 상부에 플로팅 게이트용 폴리를 증착하고 평탄화시키는 단계; 및 상기 트렌치 내의 산화막을 리세스시킨 후에 상기 리세스에 의해 노출된 상기 플로팅 게이트용 폴리의 상부 모서리를 둥글게 식각하는 단계를 포함한다.
이하, 첨부된 도면을 참조하여 본 발명의 바람직한 실시예들을 상세히 설명하기로 한다. 그러나 본 발명은 이하에서 개시되는 실시예에 한정되는 것이 아니라 서로 다른 다양한 형태로 구현될 수 있으며, 단지 본 실시예는 본 발명의 개시가 완전하도록 하며 통상의 지식을 가진자에게 발명의 범주를 완전하게 알려주기 위해 제공되는 것이다. 도면에서 동일한 참조부호는 동일한 부재를 나타낸다.
도 2a 내지 도 2h는 본 발명의 바람직한 실시예에 따른 플래시 메모리 소자의 셀프 얼라인 플로팅 게이트 형성방법을 나타낸다.
도 2a를 참조하면, 반도체 기판(100) 상에 스크린 산화막(110), 하드 마스크용 질화막(112), 하드 마스크용 버퍼 산화막(114), 하드 마스크용 폴리(116), 반사방지막(118) 및 포토 레지스트 패턴(120)을 형성한다. 포토 레지스트 패턴(120)을 식각 마스크로 하여 반사방지막(118)을 식각한다. 도 2a에 나타낸 하드 마스크(112, 114, 116)는 ArF 포토 레지스트 조건에서 하드 마스크용 질화막(112)의 상부 어택 없이 질화막의 1000Å 이상의 두께를 식각하기 위한 트리플 하드 마스크 방식을 채택하고 있다. 또한 하드 마스크용 폴리(116)로는 언-도프트된 아모포스(un-doped amorphous) 폴리를 사용한다.
도 2b를 참조하면, 포토 레지스트 패턴(120)을 식각 마스크로 하여 하드 마스크용 폴리(116)를 식각한다. 이때 하드 마스크용 폴리(116)의 식각가스로서 Cl2, HBr, O2를 조합하여 사용한다. 또한 하드 마스크용 폴리(116)에 대하여 50% 이상의 과도 식각을 실시해도 하드 마스크용 폴리(116)의 탑(top) 부분에 어택(attack)이 없도록 포토 레지스트는 높은 선택비를 갖는다. 하드 마스크용 폴리(116) 식각 후에 포토 레지스트 패턴(120)과 반사방지막(118)을 제거하고, 크리닝을 진행한다.
도 2c를 참조하면 하드 마스크용 폴리(116)를 식각 마스크로 하여 하드 마스크용 버퍼 산화막(114), 하드 마스크용 질화막(112), 및 스크린 산화막(110)을 순차적으로 식각한다. 하드 마스크용 질화막(112) 식각 후에 CD(Critical Dimension)가 10nm 이상 크지 않게 하기 위해서 하드 마스크용 질화막(112)의 슬로프 각도를 85도 내지 90도를 유지한다. 다음에, 남아 있는 하드 마스크용 폴리(116)와 하드 마스크용 버퍼 산화막(114)을 배리어(barrier)로 하여 노출된 실리콘 기판(100)을 식각하여 ISO를 형성하기 위한 트렌치를 형성한다. 이 때, 갭 필(gap fill)을 용이하게 하기 위해 트렌치 프로파일의 각도를 87도 이하로 유지하여 측벽이 경사지도록 한다. 또한, 트렌치 프로파일의 각도를 87도 이하로 유지하기 위해서, HBr, O2 가스를 조합하여 식각가스로 사용한다. 반도체 기판(100)을 식각하여 트렌치를 형성할 때, 하드 마스크용 폴리(116)도 함께 식각되어 제거된다.
도 2d를 참조하면, 트렌치 내부를 포함하는 전체 구조 상부에 HDP 산화막(122)을 증착한다. 다음에 CMP를 통해서 산화막(122)을 평탄화시킨다. 이때, 하드 마스크용 질화막(112)을 스톱퍼(stopper)로 하여 산화막(122)을 평탄화시키기 때문에, 하드 마스크용 산화막(114)도 함께 제거된다.
도 2e 및 도 2f를 참조하면, 2회 이상의 습식 식각(wet chemical)을 통해서 하드 마스크용 질화막(112)을 더블 또는 멀티 스트립한다. 먼저, NH4F/HF 케미컬 용액을 이용해서 하드 마스크용 질화막(112)을 식각하고 다음에 H3P04 케미컬 용액을 이용해서 하드 마스크용 질화막(112)을 식각하는 것을 반복 수행해서 하드 마스크용 질화막(112)을 제거한다. 이렇게 하드 마스크용 질화막(112)을 멀티 스트립하는 이유는 후에 플로팅 게이트용 폴리가 채워질 상부 공간을 확보하기 위함이다.
상술한 바와 같이, 하드 마스크용 질화막(112)을 2회 이상의 습식 식각을 통해서 멀티 스트립하여 도 2f와 같이 형성하면, 후에 플로팅 게이트용 폴리 증착 시에 심이 발생하지 않는다.
도 2g 및 도 2h를 참조하면, 스크린 산화막(110)을 제거한 후 프리-크리닝(pre-clean)을 실시하여 플로팅 게이트가 형성될 공간을 넓힌다. 다음에 노출된 반도체 기판(100) 상에 터널 산화막(124)을 증착하고, 전체 구조 상부에 플로팅 게이트용 폴리(126)를 증착한 후에 CMP를 진행하여 전체 표면을 도 2h와 같이 평탄화시킨다.
도 2i를 참조하면, 건식식각 가스를 이용하여 HDP 산화막(122)을 리세스시킨다. 이때 산화막에 대하여 높은 폴리 선택비를 갖는 건식 식각 가스를 이용함으로써 산화막(122)의 손실을 최소화한다.
도 2j를 참조하면, 플로팅 게이트용 폴리(126)의 상부 모서리를 블랭크(blank) 식각하여 둥글게 만들어서, 컨트롤 게이트용 폴리(미도시)를 증착하기 위한 포지티브 공간을 확보한다. 플로팅 게이트용 폴리 블랭크 식각 시에 식각가스로서 HBr, Cl2, O2를 조합하여 사용한다. 식각 선택비는 산화막에 대하여 높은 폴리 식각 선택비, 즉, 산화막: 폴리=1:5 이상을 유지한다. 블랭크 식각 방법으로, 플로팅 게이트용 폴리(126)의 상부 모서리를 케미컬 특성보다 스퍼터링 특성을 강화시켜서 케미컬 스퍼터링 에칭함으로써 플로팅 게이트용 폴리의 상부 모서리 손실을 최소화한다. 또 플로팅 게이트용 폴리(126)의 상부 모서리 부분만을 우선적으로 식각하여 플로팅 게이트와 컨트롤 게이트와의 커플링 비(Coupling ratio)의 감소를 최소화시킨다.
상술한 바와 같이, 컨트롤 게이트용 폴리의 상부 모서리를 둥글게 하면, 컨트롤 게이트용 폴리 증착 시에 보이드가 발생하지 않는다.
상기에서 설명한 본 발명의 기술적 사상은 바람직한 실시예에서 구체적으로 기술되었으나, 상기한 실시예는 그 설명을 위한 것이며, 그 제한을 위한 것이 아님을 주의하여야 한다. 또한, 본 발명은 본 발명의 기술 분야에서 통상의 지식을 가진 자라면 본 발명의 기술적 사상의 범위 내에서 다양한 실시예가 가능함을 이해할 수 있을 것이다.
상술한 바와 같이, 본 발명에 의하면, 70nm 이하의 소자 제조 시에 플로팅 게이트용 폴리의 두께를 500Å이상으로 높게 유지해도, 플로팅 게이트용 폴리 증착시에 심이 발생하는 것을 방지할 수 있고, 컨트롤 게이트용 폴리 증착 시에 보이드가 발생하는 것을 방지할 수 있다.
그 결과, 플로팅 게이트용 폴리의 두께를 500Å이상으로 높게 유지할 수 있어 ONO 유전막 형성 면적을 증가시킬 수 있다.
Claims (13)
- 반도체 기판 상에 스크린 산화막, 하드 마스크용 질화막, 하드 마스크용 산화막, 및 하드 마스크용 폴리를 순차적으로 증착하고 패터닝하는 단계;상기 패턴닝에 의해 노출된 상기 반도체 기판을 식각하여 트렌치를 형성하는 동시에 상기 하드 마스크용 폴리를 제거하는 단계;상기 트렌치를 포함하는 전체 구조 상부에 산화막을 증착한 후에 상기 하드 마스크용 질화막을 식각 스톱퍼로 하여 상기 산화막과 상기 하드 마스크용 산화막을 제거하여 평탄화시키는 단계;상기 하드 마스크용 질화막을 습식식각을 통해서 제거하는 단계;상기 스크린 산화막을 제거한 후에 터널 산화막을 증착하고, 상기 터널 산화막을 포함하는 전체 구조 상부에 플로팅 게이트용 폴리를 증착하고 평탄화시키는 단계; 및상기 트렌치 내의 산화막을 리세스시킨 후에 상기 리세스에 의해 노출된 상기 플로팅 게이트용 폴리의 상부 모서리를 둥글게 식각하는 단계를 포함하는 플래시 메모리 소자의 플로팅 게이트 형성방법.
- 제 1 항에 있어서,상기 스크린 산화막을 제거한 후에 프리-크리닝을 수행하는 단계를 더 포함하는 것을 특징으로 하는 플래시 메모리 소자의 플로팅 게이트 형성방법.
- 제 1 항에 있어서상기 하드 마스크용 질화막을 1000Å의 두께로 증착하는 것을 특징으로 하는 플래시 메모리 소자의 플로팅 게이트 형성방법.
- 제 1 항에 있어서,상기 하드 마스크용 폴리로서 언-도프트된 아모포스 폴리를 사용하는 것을 특징으로 하는 플래시 메모리 소자의 플로팅 게이트 형성방법.
- 제 1 항에 있어서,상기 하드 마스크용 폴리의 식각 가스로서 Cl2, HBr, O2를 조합하여 사용하는 것을 특징으로 하는 플래시 메모리 소자의 플로팅 게이트 형성방법.
- 제 1 항에 있어서,상기 하드 마스크용 질화막의 슬로프 각도가 85도 내지 90도가 유지되도록 상기 하드 마스크용 질화막을 식각하는 것을 특징으로 하는 플래시 메모리 소자의 플로팅 게이트 형성방법.
- 제 1 항에 있어서,상기 트렌치는 측벽이 경사지도록 형성하는 것을 특징으로 하는 플래시 메모리 소자의 플로팅 게이트 형성방법.
- 제 1 항에 있어서,HBr과 O2를 조합한 가스를 식각 가스로 하여 상기 반도체 기판을 식각하여 상기 트렌치를 형성하는 것을 특징으로 하는 플래시 메모리 소자의 플로팅 게이트 형성방법.
- 제 1 항에 있어서,상기 하드 마스크용 질화막을, NH4F/HF 케미컬 용액을 사용하여 1회 식각한 후에 다시 H3PO4 케미컬 용액을 사용하여 2회 식각하거나 이것을 반복하여 상기 하 드 마크용 질화막을 식각하는 것을 특징으로 하는 플래시 메모리 소자의 플로팅 게이트 형성방법.
- 제 1 항에 있어서,상기 플로팅 게이트용 폴리의 상부 모서리를 블랭크 식각하는 것을 특징으로 하는 플래시 메모리 소자의 플로팅 게이트 형성방법.
- 제 1 항에 있어서,상기 플로팅 게이트용 폴리의 상부 모서리 식각 시에 식각가스로서 HBr, Cl2, O2를 조합하여 사용하는 것을 특징으로 하는 플래시 메모리 소자의 플로팅 게이트 형성방법.
- 제 1 항에 있어서,상기 플로팅 게이트용 폴리의 상부 모서리 식각 시에 식각 선택비는 산화막: 폴리=1:5인 것을 특징으로 하는 플래시 메모리 소자의 플로팅 게이트 형성방법.
- 제 1 항에 있어서상기 플로팅 게이트용 폴리의 상부 모서리를 케미컬 특성보다 스퍼터링 특성을 강화시킨 케미컬 스퍼터링 에칭하는 것을 특징으로 하는 플래시 메모리 소자의 플로팅 게이트 형성방법.
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| KR20090070338A (ko) * | 2007-12-27 | 2009-07-01 | 주식회사 동부하이텍 | 반도체 소자의 플로팅 게이트 제조 방법 |
| CN102543697B (zh) * | 2010-12-22 | 2014-02-26 | 中芯国际集成电路制造(上海)有限公司 | 制作电擦除可编程存储器中的隧道氧化层窗口的方法 |
| TWI463551B (zh) * | 2012-09-04 | 2014-12-01 | Winbond Electronics Corp | 快閃記憶體的製作方法 |
| CN103715146B (zh) * | 2012-10-09 | 2016-08-10 | 华邦电子股份有限公司 | 闪存的制作方法 |
| CN104979172B (zh) * | 2014-04-01 | 2018-10-30 | 北京兆易创新科技股份有限公司 | 一种etox结构的闪存的浮栅及其制作方法 |
| CN105097681A (zh) * | 2014-05-06 | 2015-11-25 | 中芯国际集成电路制造(上海)有限公司 | 一种半导体器件及其制备方法、电子装置 |
| US9202701B1 (en) * | 2014-12-17 | 2015-12-01 | United Microelectronics Corp. | Method for manufacturing silicon—oxide—nitride—oxide—silicon (SONOS) non-volatile memory cell |
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| CN113223996A (zh) * | 2021-04-28 | 2021-08-06 | 华虹半导体(无锡)有限公司 | Etox结构闪存浮栅填充的方法及其闪存 |
Citations (8)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6518114B2 (en) | 2000-03-24 | 2003-02-11 | U.S. Philips Corporation | Method of forming an insulating zone |
| KR20030053314A (ko) * | 2001-12-22 | 2003-06-28 | 주식회사 하이닉스반도체 | 플래쉬 메모리 셀의 제조 방법 |
| KR20040076982A (ko) * | 2003-02-27 | 2004-09-04 | 주식회사 하이닉스반도체 | 플래시 메모리 소자의 제조 방법 |
| KR20050002250A (ko) * | 2003-06-30 | 2005-01-07 | 주식회사 하이닉스반도체 | 플래시 메모리 소자의 플로팅 게이트 형성방법 |
| KR20050002248A (ko) * | 2003-06-30 | 2005-01-07 | 주식회사 하이닉스반도체 | 플래시 메모리 소자의 플로팅 게이트 형성 방법 |
| KR20050003539A (ko) * | 2003-06-27 | 2005-01-12 | 주식회사 하이닉스반도체 | 플래시 메모리 소자의 플로팅 게이트 형성 방법 |
| KR20050069434A (ko) * | 2003-12-31 | 2005-07-05 | 동부전자 주식회사 | 플래시 메모리의 플로팅 게이트 형성방법 |
| KR20060124858A (ko) * | 2005-05-26 | 2006-12-06 | 주식회사 하이닉스반도체 | 플래시 메모리 소자의 게이트 전극 형성 방법 |
Family Cites Families (9)
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|---|---|---|---|---|
| JP3362970B2 (ja) * | 1994-08-19 | 2003-01-07 | 株式会社東芝 | 不揮発性半導体記憶装置及びその製造方法 |
| JP3922341B2 (ja) * | 2001-01-11 | 2007-05-30 | セイコーエプソン株式会社 | 不揮発性メモリトランジスタを有する半導体装置の製造方法 |
| CN1224080C (zh) * | 2001-03-30 | 2005-10-19 | 华邦电子股份有限公司 | 闪存中浮置栅极的制作方法 |
| US6777737B2 (en) * | 2001-10-30 | 2004-08-17 | International Business Machines Corporation | Vertical DRAM punchthrough stop self-aligned to storage trench |
| TW527654B (en) * | 2002-04-08 | 2003-04-11 | Winbond Electronics Corp | Manufacturing method of floating gate for the flash memory |
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| US6838342B1 (en) * | 2003-10-03 | 2005-01-04 | Promos Technologies, Inc. | Nonvolatile memory fabrication methods comprising lateral recessing of dielectric sidewalls at substrate isolation regions |
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Patent Citations (8)
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|---|---|---|---|---|
| US6518114B2 (en) | 2000-03-24 | 2003-02-11 | U.S. Philips Corporation | Method of forming an insulating zone |
| KR20030053314A (ko) * | 2001-12-22 | 2003-06-28 | 주식회사 하이닉스반도체 | 플래쉬 메모리 셀의 제조 방법 |
| KR20040076982A (ko) * | 2003-02-27 | 2004-09-04 | 주식회사 하이닉스반도체 | 플래시 메모리 소자의 제조 방법 |
| KR20050003539A (ko) * | 2003-06-27 | 2005-01-12 | 주식회사 하이닉스반도체 | 플래시 메모리 소자의 플로팅 게이트 형성 방법 |
| KR20050002250A (ko) * | 2003-06-30 | 2005-01-07 | 주식회사 하이닉스반도체 | 플래시 메모리 소자의 플로팅 게이트 형성방법 |
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