KR20070099176A - 플래쉬 메모리 소자의 제조방법 - Google Patents
플래쉬 메모리 소자의 제조방법 Download PDFInfo
- Publication number
- KR20070099176A KR20070099176A KR1020060030225A KR20060030225A KR20070099176A KR 20070099176 A KR20070099176 A KR 20070099176A KR 1020060030225 A KR1020060030225 A KR 1020060030225A KR 20060030225 A KR20060030225 A KR 20060030225A KR 20070099176 A KR20070099176 A KR 20070099176A
- Authority
- KR
- South Korea
- Prior art keywords
- film
- spacer
- pad nitride
- device isolation
- forming
- Prior art date
Links
- 238000000034 method Methods 0.000 title claims abstract description 44
- 150000004767 nitrides Chemical class 0.000 claims abstract description 32
- 238000005530 etching Methods 0.000 claims abstract description 25
- 125000006850 spacer group Chemical group 0.000 claims abstract description 25
- 230000002093 peripheral effect Effects 0.000 claims abstract description 16
- 239000004065 semiconductor Substances 0.000 claims abstract description 10
- 239000000758 substrate Substances 0.000 claims abstract description 9
- 229910021420 polycrystalline silicon Inorganic materials 0.000 claims abstract description 8
- 229920005591 polysilicon Polymers 0.000 claims abstract description 8
- 238000002955 isolation Methods 0.000 claims description 36
- 238000004519 manufacturing process Methods 0.000 claims description 11
- 239000000126 substance Substances 0.000 claims description 8
- NBIIXXVUZAFLBC-UHFFFAOYSA-N Phosphoric acid Chemical compound OP(O)(O)=O NBIIXXVUZAFLBC-UHFFFAOYSA-N 0.000 claims description 4
- 229910000147 aluminium phosphate Inorganic materials 0.000 claims description 2
- 238000000151 deposition Methods 0.000 claims description 2
- 239000007788 liquid Substances 0.000 claims 2
- 230000006866 deterioration Effects 0.000 abstract description 2
- 238000000926 separation method Methods 0.000 abstract 4
- 238000007254 oxidation reaction Methods 0.000 abstract 3
- 229920002120 photoresistant polymer Polymers 0.000 description 8
- 238000001039 wet etching Methods 0.000 description 6
- 238000001312 dry etching Methods 0.000 description 5
- 230000014759 maintenance of location Effects 0.000 description 4
- 230000000694 effects Effects 0.000 description 2
- PXGOKWXKJXAPGV-UHFFFAOYSA-N Fluorine Chemical compound FF PXGOKWXKJXAPGV-UHFFFAOYSA-N 0.000 description 1
- 229910019142 PO4 Inorganic materials 0.000 description 1
- 230000015556 catabolic process Effects 0.000 description 1
- 238000006731 degradation reaction Methods 0.000 description 1
- 229910052731 fluorine Inorganic materials 0.000 description 1
- 239000011737 fluorine Substances 0.000 description 1
- 239000007789 gas Substances 0.000 description 1
- 238000000059 patterning Methods 0.000 description 1
- NBIIXXVUZAFLBC-UHFFFAOYSA-K phosphate Chemical compound [O-]P([O-])([O-])=O NBIIXXVUZAFLBC-UHFFFAOYSA-K 0.000 description 1
- 239000010452 phosphate Substances 0.000 description 1
- 238000000206 photolithography Methods 0.000 description 1
- 238000005498 polishing Methods 0.000 description 1
- 239000012495 reaction gas Substances 0.000 description 1
Images
Classifications
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10B—ELECTRONIC MEMORY DEVICES
- H10B41/00—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates
- H10B41/30—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates characterised by the memory core region
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
- H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
- H01L21/768—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
- H01L21/76838—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the conductors
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
- H01L21/77—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate
- H01L21/78—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices
- H01L21/82—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components
- H01L21/822—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components the substrate being a semiconductor, using silicon technology
- H01L21/8232—Field-effect technology
- H01L21/8234—MIS technology, i.e. integration processes of field effect transistors of the conductor-insulator-semiconductor type
- H01L21/823468—MIS technology, i.e. integration processes of field effect transistors of the conductor-insulator-semiconductor type with a particular manufacturing method of the gate sidewall spacers, e.g. double spacers, particular spacer material or shape
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10B—ELECTRONIC MEMORY DEVICES
- H10B41/00—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates
- H10B41/40—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates characterised by the peripheral circuit region
Landscapes
- Engineering & Computer Science (AREA)
- Physics & Mathematics (AREA)
- Condensed Matter Physics & Semiconductors (AREA)
- General Physics & Mathematics (AREA)
- Manufacturing & Machinery (AREA)
- Computer Hardware Design (AREA)
- Microelectronics & Electronic Packaging (AREA)
- Power Engineering (AREA)
- Non-Volatile Memory (AREA)
- Semiconductor Memories (AREA)
Abstract
본 발명은 플래쉬 메모리 소자의 제조방법에 관한 것으로, 셀 영역 및 주변회로 영역상에 적층 형성된 터널 산화막, 플로팅 게이트용 폴리실리콘막, 버퍼 산화막 및 패드 질화막을 갖는 반도체 기판에 트렌치를 형성하고 트렌치에 소자분리막을 형성하는 단계와, 소자분리막을 소정 두께 제거하여 패드 질화막의 상부 측면을 노출시키는 단계와, 노출된 패드 질화막의 측면에 스페이서를 형성하는 단계와, 패드 질화막과 스페이서를 마스크로 셀 영역의 소자분리막을 소정 두께 식각하는 단계와, 패드 질화막과 스페이서를 제거하는 단계와, 버퍼 산화막과 플로팅 게이트용 폴리실리콘막의 측면의 소자분리막을 제거하는 단계를 포함한다.
플로팅 게이트, 데이터 리텐션, 어택, 프로그램 스피드
Description
도 1a 내지 도 1f는 본 발명의 실시예에 따른 플래쉬 메모리 소자의 제조공정 단면도
<도면의 주요 부분에 대한 부호의 설명>
10 : 반도체 기판 11 : 터널 산화막
12 : 플로팅 게이트용 도전막 13 : 버퍼 산화막
14 : 버퍼 질화막 15 : 소자분리막
16 : 스페이서
본 발명은 플래쉬 메모리 소자의 제조방법에 관한 것으로, 특히 플로팅 게이트(floating gate)의 어택(attack)을 방지하여 데이터 리텐션(date retention) 특성 및 프로그램 스피드(program speed)를 향상시키기 위한 플래쉬 메모리 소자의 제조방법에 관한 것이다.
플래쉬 메모리 셀(flash memory cell)은 반도체 기판상에 터널 산화막, 플로팅 게이트용 폴리실리콘막, 버퍼 산화막, 버퍼 질화막 및 하드마스크막의 적층막을 형성하는 공정, 하드마스크막을 패터닝하고 패터닝된 하드마스크막을 마스크로 버퍼 질화막부터 반도체 기판까지의 적층 구조물을 소정 깊이 식각하여 소자분리용 트렌치를 형성하는 공정, 소자분리용 트렌치를 갭필(gap fill)하여 소자분리막을 형성하는 공정, 소자분리막의 EFH(Effective Field Height)를 조절하기 위하여 소자분리막을 식각하는 공정 순으로 진행된다.
이 같은 플래쉬 메모리 셀 제조시에 주변회로 영역에 소자를 구동시키는 주변회로도 형성해야 하는데, EFH를 조절하기 위한 소자분리막 식각 공정을 셀 영역과 주변회로 영역이 모두 오픈된 상태에서 실시할 경우, 이후 게이트 식각 공정시 식각 로딩 효과(etch loading effect)로 인해 주변회로 영역의 액티브(active)와 필드(field)의 인접 부위가 과잉 식각되어 액티브 측벽이 어택(attack)을 받는 문제가 발생하게 된다.
이에, 소자분리막 식각 공정을 주변회로 영역은 클로즈(close)시키고 셀 영역은 오픈(open)하는 포토레지스트를 형성한 상태에서 셀 영역의 소자분리막을 일정 두께 식각한 후에, 포토레지스트를 제거하고 주변회로 영역과 셀 영역을 모두 오픈한 상태에서 소자분리막을 다시 식각하는 'PCL(Periphery Close recess) 공정'이 제안되었다.
PCL 공정에서 소자분리막 식각 공정시 습식식각 방법이나 건식식각 방법을 적용할 수 있다. 습식식각 방법을 적용할 경우 공정 절차는 주변회로 영역상에 포토레지스트를 형성하는 공정, 소자분리막을 식각하는 공정, 포토레지스트를 제거하는 공정 및 버퍼 질화막을 제거하는 공정 순으로 진행되는데, 소자분리막 식각 공정에서 사용되는 BOE(Buffer Oxide Etchant) 계열의 에천트(etchant) 및 버퍼 질화막 제거시 사용되는 인산 캐미컬(H3PO4 chemical)에 의해 플로팅 게이트가 어택을 받게 되는 문제가 발생한다.
한편, 건식식각 방법을 적용할 경우 공정 절차는 버퍼 질화막 제거 공정, 주변회로 영역상에 포토레지스트를 형성하는 공정, 소자분리막을 식각하는 공정, 포토레지스트를 제거하는 공정 순으로 진행되는데, 소자분리막 식각시 사용되는 건식식각 공정의 에천트에 의해 플로팅 게이트가 어택을 받는 문제가 발생하게 된다.
이 같은 플로팅 게이트 어택은 플로팅 게이트의 면적 축소를 초래하여 프로그램 스피드(program speed)가 저하되는 원인이 될 뿐만 아니라, 플로팅 게이트 상부에 형성되는 유전체막의 품질에도 영향을 미치어 데이터 리텐션(data retention) 특성을 저하시키는 원인이 되고 있다.
따라서, 본 발명은 전술한 종래 기술의 문제점을 해결하기 위하여 안출한 것으로써, 플로팅 게이트의 어택(attack)을 방지하여 데이터 리텐션(date retention) 특성 및 프로그램 스피드(program speed)를 향상시키기 위한 플래쉬 메모리 소자의 제조방법을 제공하는데 그 목적이 있다.
본 발명에 따른 플래쉬 메모리 소자의 제조방법은 셀 영역 및 주변회로 영역상에 적층 형성된 터널 산화막, 플로팅 게이트용 폴리실리콘막, 버퍼 산화막 및 패드 질화막을 갖는 반도체 기판에 트렌치를 형성하고 트렌치에 소자분리막을 형성하는 단계와, 소자분리막을 소정 두께 제거하여 패드 질화막의 상부 측면을 노출시키는 단계와, 노출된 패드 질화막의 측면에 스페이서를 형성하는 단계와, 패드 질화막과 스페이서를 마스크로 셀 영역의 소자분리막을 소정 두께 식각하는 단계와, 패드 질화막과 스페이서를 제거하는 단계와, 버퍼 산화막과 플로팅 게이트용 폴리실리콘막의 측면의 소자분리막을 제거하는 단계를 포함한다.
이하, 첨부된 도면을 참조하여 본 발명의 바람직한 실시예를 설명하기로 한다. 그러나, 본 발명은 이하에서 개시되는 실시예에 한정되는 것이 아니라 서로 다른 다양한 형태로 구현될 수 있으며, 본 발명의 범위가 다음에 상술하는 실시예에 한정되는 것은 아니다. 단지 본 실시예는 본 발명의 개시가 완전하도록 하며 통상의 지식을 가진 자에게 발명의 범주를 완전하게 알려주기 위해 제공되는 것이며, 본 발명의 범위는 본원의 특허청구범위에 의해서 이해되어야 한다.
도 1a 내지 도 1f는 본 발명의 실시예에 따른 플래쉬 메모리 소자의 제조공정 단면도이다.
도 1a를 참조하면, 셀 영역 및 주변회로 영역의 반도체 기판(10)상에 터널 산화막(11)과 플로팅 게이트용 도전막(12)과 버퍼 산화막(13)과 버퍼 질화막(14)과 하드마스크막(미도시)을 순차 형성하고 하드마스크막을 패터닝한 다음, 패터닝된 하드마스크막을 마스크로 버퍼 질화막(14)부터 반도체 기판(10)까지의 적층 구조물을 소정 두께 식각하여 트렌치를 형성한다.
이어, 트렌치를 포함한 전면에 절연막, 예를 들어 HDP (High Density Plasma) 산화막을 증착하고 버퍼 질화막(14)이 노출되도록 절연막에 대하여 평탄화 공정을 실시하여 트렌치내에 소자분리막(15)을 형성한다. 플로팅 게이트용 도전막(12)은 폴리실리콘막으로 형성하고, 평탄화 공정으로는 CMP(Chemical Mechanical Polishing) 또는 전면식각(etchback) 공정 중 어느 하나를 사용함이 바람하다.
도 1b를 참조하면, 하드마스크막을 제거하고 전면식각 공정으로 소자분리막(15)을 일정 두께 식각하여 패드 질화막(14) 상부 측면을 노출시킨다. 이때, 소자분리막(15)의 식각 두께는 소자분리막(15)의 표면이 플로팅 게이트용 도전막(12)의 표면보다 위에 위치되도록 설정한다. 전면식각 공정으로는 습식 식각 공정 또는 건식 식각 공정 중 어느 하나를 사용함이 바람직하며, 건식식각 공정을 사용하는 경우에는 불소(F)계열의 가스를 에천트(etchant)로 사용하고, 습식식각 공정을 사용하는 경우에는 HF 계열 혹은 BOE(Buffer Oxide Etchant) 계열의 캐미컬(chemical)을 에천트로 사용한다.
도 1c를 참조하면, 전면에 스페이서용 절연막을 증착하고 스페이서용 절연막을 전면식각(etchback)하여 노출된 패드 질화막(14)의 측면에 스페이서(16)를 형성한다.
스페이서용 절연막은 반응 가스(reaction gas) 종류나 증착 방법에 관계없이 후속 산화막 식각시 손실 내성이 뛰어난 SiN 계열의 질화막으로 형성함이 바람직하며, 그 두께는 이후에 실시하는 1차 소자분리막 식각 공정 이후에 잔류하는 EFH(Effective Field Height)의 높이, 즉 H1(도 1d 참조)보다 작아야 한다.
도 1d를 참조하면 주변회로 영역상에 포토레지스트(PR)를 형성하여 주변회로 영역을 클로즈(close)한 상태에서 패드 질화막(14)과 스페이서(16)를 마스크로 셀 영역의 소자분리막(15)을 1차 식각한다. 이때, 식각되는 소자분리막(15)의 두께는 이후에 실시하는 2차 소자분리막 식각 공정 이후에 잔류하는 EFH의 높이 즉, H2(도 1f 참조)가 양(+)의 값이 되도록 적절히 조절한다.
도 1e를 참조하면, 포토레지스트(PR)를 제거하고 패드 질화막(14)과 스페이서(16)를 제거한다. 패드 질화막(14) 및 스페이서(16) 제거시 습식 식각 공정을 사용하며, 식각 에천트로는 인산(H3PO4) 캐미컬을 사용한다.
도 1f를 참조하면, 소자분리막(15)을 2차 식각하여 플로팅 게이트용 도전막(12) 측면의 소자분리막(15)을 제거하고 플로팅 게이트용 도전막(12)위의 버퍼 산화막(13)을 제거한다. 2차 식각 공정시 플로팅 게이트용 도전막(12)에 대한 식각율이 매우 낮은 식각제인 HF 캐미컬을 사용한 습식 식각 방법일 이용함이 바람직하다.
이후, 도시하지는 않았지만 프리 크리닝(precleaning) 공정을 실시하고 전면에 유전체막과 컨트롤 게이트용 도전막을 순차 형성한 후 사진 식각 공정으로 컨트 롤 게이트용 도전막에서부터 플로팅 게이트용 도전막(12)까지의 적층막을 식각하여 게이트를 형성한다.
전술한 바와 같이 본 발명은 소자분리막을 1차로 식각한 식각된 측면에 스페이서를 형성하여 이후 소자분리막 식각 공정시 플로팅 게이트 어택을 방지할 수 있으므로 플로팅 게이트의 면적을 확보할 수 있고, 플로팅 게이트위에 형성하는 유전체막의 품질 저하를 방지할 수 있다. 따라서, 프로그램 스피드 및 데이터 리텐션 특성을 향상시킬 수 있는 효과가 있다.
Claims (8)
- (a) 셀 영역 및 주변회로 영역상에 적층 형성된 터널 산화막, 플로팅 게이트용 폴리실리콘막, 버퍼 산화막 및 패드 질화막을 갖는 반도체 기판에 트렌치를 형성하고 상기 트렌치에 소자분리막을 형성하는 단계;(b) 상기 소자분리막을 소정 두께 제거하여 상기 패드 질화막의 상부 측면을 노출시키는 단계;(c) 상기 노출된 패드 질화막의 측면에 스페이서를 형성하는 단계;(d) 상기 패드 질화막과 상기 스페이서를 마스크로 상기 셀 영역의 소자분리막을 소정 두께 식각하는 단계;(e) 상기 패드 질화막과 상기 스페이서를 제거하는 단계;(f) 상기 버퍼 산화막 및 상기 플로팅 게이트용 폴리실리콘막의 측면의 상기 소자분리막을 제거하는 단계를 포함하는 플래쉬 메모리 소자의 제조방법.
- 제 1항에 있어서,상기 (d) 단계에서 상기 주변회로 영역상에는 마스크를 형성하여 상기 주변회로 영역의 상기 소자분리막은 식각되지 않도록 하는 플래쉬 메모리 소자의 제조방법.
- 제 1항에 있어서,상기 (e) 단계에서 상기 패드 질화막과 상기 스페이서 제거시 액체 캐미컬을 사용하는 플래쉬 메모리 소자의 제조방법.
- 제 3항에 있어서,상기 액체 캐미컬로 인산(H3PO4)을 사용하는 플래쉬 메모리 소자의 제조방법.
- 제 1항에 있어서,상기 스페이서는 전면에 스페이서용 절연막을 증착하고, 상기 스페이서용 절연막을 전면식각하여 형성하는 플래쉬 메모리 소자의 제조방법.
- 제 5항에 있어서,상기 스페이서용 절연막을 질화막으로 형성하는 플래쉬 메모리 소자의 제조방법.
- 제 5항에 있어서,상기 스페이서용 절연막의 두께를 상기 (d) 단계 이후에 상기 터널 산화막 표면보다 높게 위치하는 상기 소자분리막의 잔류 두께보다 두껍게 형성하는 플래쉬 메모리 소자의 제조방법.
- 제 1항에 있어서,상기 (f) 단계에서 상기 버퍼 산화막 및 상기 소자분리막을 HF를 이용하여 제거하는 플래쉬 메모리 소자의 제조방법.
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR1020060030225A KR20070099176A (ko) | 2006-04-03 | 2006-04-03 | 플래쉬 메모리 소자의 제조방법 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR1020060030225A KR20070099176A (ko) | 2006-04-03 | 2006-04-03 | 플래쉬 메모리 소자의 제조방법 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| KR20070099176A true KR20070099176A (ko) | 2007-10-09 |
Family
ID=38804668
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| KR1020060030225A KR20070099176A (ko) | 2006-04-03 | 2006-04-03 | 플래쉬 메모리 소자의 제조방법 |
Country Status (1)
| Country | Link |
|---|---|
| KR (1) | KR20070099176A (ko) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100948065B1 (ko) * | 2007-12-24 | 2010-03-16 | 주식회사 하이닉스반도체 | 비휘발성 메모리 소자의 제조방법 |
-
2006
- 2006-04-03 KR KR1020060030225A patent/KR20070099176A/ko not_active Application Discontinuation
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100948065B1 (ko) * | 2007-12-24 | 2010-03-16 | 주식회사 하이닉스반도체 | 비휘발성 메모리 소자의 제조방법 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| JP2008010865A (ja) | 半導体素子の素子分離膜形成方法 | |
| US7396738B1 (en) | Method of forming isolation structure of flash memory device | |
| JP4371361B2 (ja) | フラッシュメモリ素子のフローティングゲート形成方法 | |
| US20070232019A1 (en) | Method for forming isolation structure in nonvolatile memory device | |
| KR100966957B1 (ko) | 플래시 메모리 소자 및 그 제조 방법 | |
| KR100739656B1 (ko) | 반도체 장치의 제조 방법 | |
| US7413960B2 (en) | Method of forming floating gate electrode in flash memory device | |
| KR100676598B1 (ko) | 반도체 소자의 제조 방법 | |
| KR100898674B1 (ko) | 반도체 소자의 제조 방법 | |
| KR20070099176A (ko) | 플래쉬 메모리 소자의 제조방법 | |
| KR20080046483A (ko) | 반도체 장치 및 그 형성방법 | |
| KR100518605B1 (ko) | 리세스 채널 트랜지스터를 포함하는 집적 회로 소자의제조방법 | |
| KR100958632B1 (ko) | 플래쉬 메모리 소자의 제조방법 | |
| KR100804155B1 (ko) | 반도체 소자의 제조방법 | |
| KR100870293B1 (ko) | 플래시 메모리 소자의 제조 방법 | |
| KR20010064598A (ko) | 플래시 메모리 장치의 필드 절연막 형성 방법 | |
| KR100609130B1 (ko) | Ｍｅｅｌ 소자의 제조 방법 | |
| KR100922962B1 (ko) | 반도체 소자의 제조방법 | |
| KR100822620B1 (ko) | 반도체 소자의 제조방법 | |
| KR100451519B1 (ko) | 반도체소자의 소자분리막 형성방법 | |
| KR20070002293A (ko) | 플래쉬 메모리 소자의 제조방법 | |
| KR20070098330A (ko) | 플래시메모리소자의 제조 방법 | |
| KR20080030285A (ko) | 반도체 소자의 제조 방법 | |
| KR20050003013A (ko) | 반도체 소자의 소자분리막 형성방법 | |
| KR20060066874A (ko) | 플래쉬 메모리 소자의 제조방법 |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| WITN | Application deemed withdrawn, e.g. because no request for examination was filed or no examination fee was paid |