KR100609130B1 - Ｍｅｅｌ 소자의 제조 방법 - Google Patents
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Abstract
본 발명은 MEEL( Merged EEPROM(electrically erasable programmable read only memory) and Logic ) 소자의 제조 방법에 관한 것으로, 컨트롤 게이트 폴리실리콘층 증착 전에 희생 산화막 및 희생 질화막을 이용하여 컨트롤 게이트로 예정된 영역을 노출시킨 뒤 질화막 스페이서를 이용하여 컨트롤 게이트 영역을 정의함으로써 컨트롤 게이트 CD( critical dimension )를 감소시켜 셀 전류를 증가시킬 수 있는 기술이다.
Description
도 1a 내지 1f는 종래 기술에 따른 MEEL 소자의 제조 방법을 도시한 단면도들.
도 2a 내지 2b는 본 발명의 실시예에 따른 MEEL 소자의 제조 방법을 도시한 단면도들.
본 발명은 MEEL( Merged EEPROM( electrically erasable programmable read only memory ) and Logic ) 소자의 제조 방법에 관한 것으로서, 특히 컨트롤 게이트 폴리실리콘층 증착 전에 희생 산화막 및 희생 질화막을 이용하여 컨트롤 게이트로 예정된 영역을 노출시킨 뒤 질화막 스페이서를 이용하여 컨트롤 게이트 영역을 정의함으로써 컨트롤 게이트 CD( critical dimension )를 감소시켜 셀 전류를 증가시킬 수 있는 MEEL 소자의 제조 방법에 관한 것이다.
도 1a 내지 1h는 종래 기술에 따른 MEEL 소자의 제조 방법을 도시한 단면도들이다.
도 1a를 참조하면, 반도체 기판(10) 상에 소자 분리 영역으로 예정된 부분을 소자 분리막(미도시)으로 매립하여 활성 영역을 정의한다. 이후, 반도체 기판(10) 상부에 터널 산화막(미도시), 플로우팅 게이트 폴리실리콘층(미도시), 하드 마스크용 산화막(미도시)을 순차적으로 증착하고 패터닝하여 플로우팅 게이트(20)를 형성한다.
다음으로, ONO( oxide-nitride-oxide ) 구조의 측벽 스페이서를 형성하기 위하여 전체 표면 상부에 스페이서용 산화막(미도시) 및 스페이서용 질화막(미도시)을 증착하여 에치백을 이용하여 증착된 스페이서용 질화막(미도시) 및 스페이서용 산화막(미도시)을 식각하여 플로우팅 게이트 스페이서(30)를 형성한다.
도 1b를 참조하면, 플로우팅 게이트 스페이서(30)를 구비한 플로우팅 게이트(20)를 포함하는 전체 표면에 LPCVD 방법으로 컨트롤 게이트 산화막(40) 및 컨트롤 게이트 폴리실리콘층(50)을 증착시킨다.
도 1c를 참조하면, 전체 표면 상부에 감광막(미도시)을 도포하고, 이를 노광 및 현상하여 컨트롤 게이트 예정 영역을 정의하는 감광막 패턴(60)을 형성한다.
도 1d를 참조하면, 감광막 패턴(60)을 마스크로 플라즈마를 이용한 건식 식각방법으로 컨트롤 게이트 폴리실리콘층(50) 및 컨트롤 게이트 산화막(40)을 식각하여 컨트롤 게이트(70)를 형성한다. 이때, 토폴로지( topology )로 인하여 컨트롤 게이트 폴리실리콘층 식각시 발생되는 폴리머 때문에 컨트롤 게이트의 측벽에 폴리실리콘 피크(75)가 생성된다.
그러나, 도 1e 및 1f를 참조하면, 셀 전류를 증가시키기 위해 감광막 패턴(60)을 감소시켜 컨트롤 게이트를 형성할 때, 오버레이( overlay )가 오정렬될 경 우 감광막 패턴(60)이 플로우팅 게이트의 한 쪽으로 치우쳐지게 된다.
따라서, 게이트 형성시 플로우팅 게이트의 한 면의 절연막 및 컨트롤 게이트를 식각하는 문제점이 있다.
상기와 같은 문제점을 해결하기 위하여, 본 발명은 컨트롤 게이트 폴리실리콘층 증착 전에 희생 산화막 및 희생 질화막을 이용하여 컨트롤 게이트로 예정된 영역을 노출시킨 뒤 질화막 스페이서를 이용하여 컨트롤 게이트 영역을 정의함으로써 컨트롤 게이트 CD( critical dimension )를 감소시켜 셀 전류를 증가시킬 수 있는 MEEL 소자의 제조 방법을 제공함에 있다.
본 발명은 상기와 같은 목적을 달성하기 위한 것으로서, 본 발명에 따른 MEEL 소자의 제조 방법은,
(a) 반도체 기판 상부에 하드 마스크층을 구비한 플로우팅 게이트를 형성하는 단계;
(b) 전체 표면 상부에 산화막과 질화막을 형성하고 식각하여 산화막 및 질화막의 적층구조로 이루어진 측벽 스페이서를 형성하는 단계;
(c) 전체 표면 상부에 평탄화된 희생 산화막 및 희생 질화막을 형성하는 단계;
(d) 컨트롤 게이트 예정 영역 상부의 희생 질화막 및 소정 두께의 희생 산화막을 식각하는 단계;
(e) 상기 희생 산화막 및 희생 질화막의 측벽에 스페이서를 형성하는 단계;
(f) 상기 스페이서 및 희생 질화막을 마스크로 상기 희생 산화막을 식각하여 상기 플로우팅 게이트를 노출시키는 컨트롤 게이트 영역을 형성하는 단계; 및
(g) 상기 컨트롤 게이트 영역을 매립하는 컨트롤 게이트를 형성하고 상기 희생 산화막 및 희생 질화막을 제거하는 단계
를 포함하는 것을 특징으로 한다.
이하에서는 본 발명의 실시예를 첨부한 도면을 참조하여 상세히 설명하기로 한다.
도 2a 내지 2g는 본 발명의 실시예에 따른 MEEL 소자의 제조 방법을 도시한 단면도들이다.
도 2a를 참조하면, 반도체 기판(110) 상에 소자 분리 영역으로 예정된 부분을 소자 분리막(미도시)으로 매립하여 활성 영역을 정의한다. 이후, 반도체 기판(110) 상부에 터널 산화막(미도시), 플로우팅 게이트 폴리실리콘층(미도시), 하드 마스크층(미도시)을 순차적으로 증착하고 패터닝하여 플로우팅 게이트(120)를 형성한다. 여기서, 하드 마스크층(미도시)은 질화막인 것이 바람직하다.
다음으로, ONO( oxide-nitride-oxide ) 구조의 측벽 스페이서를 형성하기 위하여 전체 표면 상부에 스페이서용 산화막(미도시) 및 스페이서용 질화막(미도시)을 증착한 후 에치백하여 측벽 스페이서(130)를 형성한다.
도 2b를 참조하면, 측벽 스페이서(130)를 구비한 플로우팅 게이트(120)를 포함하는 전체 표면 상부에 평탄화된 희생 산화막(135) 및 희생 질화막(145)을 형성 한다. 이후, 희생 질화막(145) 상부에 감광막(미도시)을 도포하고, 노광 및 현상하여 컨트롤 게이트 예정 영역을 정의하는 감광막 패턴(160)을 형성한다.
도 2c를 참조하면, 감광막 패턴(160)으로 컨트롤 게이트 예정 영역 상부의 희생 질화막(145)과 소정 두께의 희생 산화막(135)을 식각한다. 이때, 희생 질화막(145)과 희생 산화막(135)을 식각하는 공정은 CF4 가스를 이용한 건식 식각방법으로 수행되며, 플로우팅 게이트 상부의 하드 마스크층(155)이 노출되지 않을 정도로 식각한다.
도 2d를 참조하면, O2 플라즈마( plasma )를 이용하여 감광막 패턴(160)을 제거한다. 이후, 희생 산화막 및 희생 질화막의 측벽에 증착 및 에치백 방법으로 스페이서(165)를 형성한다. 여기서, 스페이서(165)는 질화막인 것이 바람직하다.
도 2e를 참조하면, 희생 질화막(145) 및 스페이서(165)를 마스크로 C4F8, C5F8 또는 이들의 혼합 가스를 이용하는 건식 식각방법으로 희생 산화막(135)을 식각하여 플로우팅 게이트(120)를 노출시키는 컨트롤 게이트 영역을 형성한다. 이때, 상기 식각 공정은 질화막에 대한 산화막의 식각 선택비가 크도록 실시하여 플로우팅 게이트 하드 마스크층(155)의 손실은 발생하지 않는다.
도 2f를 참조하면, 노출된 플로우팅 게이트(120) 전면에 컨트롤 게이트 산화막(미도시)을 형성하고 이를 매립하는 컨트롤 게이트 폴리실리콘층(150)을 전면에 증착시킨다.
도 2g를 참조하면, 컨트롤 게이트 폴리실리콘층(150)을 에치백 방법으로 식 각하여 희생 질화막(145)을 노출한다. 이후, 남아 있는 희생 질화막(145) 및 스페이서(165)를 인산 용액을 이용한 습식 식각방식으로 제거한다.
다음으로, 남아 있는 희생 산화막(135)을 희석된 HF를 포함하는 BOE( buffered oxide etchant )를 이용하여 제거하여 컨트롤 게이트를 형성한다. 여기서, 컨트롤 게이트는 기존 방법으로 형성된 게이트보다 길이가 감소하여 셀 전류가 증가된다.
본 발명에 따른 MEEL 소자의 제조 방법은 사진식각 공정 없이 자기 정렬적 방법을 이용하여 게이트 길이를 감소시켜 MEEL 소자의 셀 전류를 증가시킴으로써 소자특성을 향상시킬 수 있는 효과가 있다. 또한, 폴리실리콘 갭 필(gap-fill) 방식을 이용하여 컨트롤 게이트를 형성함으로써 종래 발생하였던 폴리실리콘 피크를 방지할 수 있는 효과가 있다.
Claims (7)
- (a) 반도체 기판 상부에 하드 마스크층을 구비한 플로우팅 게이트를 형성하는 단계;(b) 전체 표면 상부에 산화막과 질화막을 형성하고 식각하여 산화막 및 질화막의 적층구조로 이루어진 측벽 스페이서를 형성하는 단계;(c) 전체 표면 상부에 평탄화된 희생 산화막 및 희생 질화막을 형성하는 단계;(d) 컨트롤 게이트 예정 영역 상부의 희생 질화막 및 소정 두께의 희생 산화막을 식각하는 단계;(e) 상기 희생 산화막 및 희생 질화막의 측벽에 스페이서를 형성하는 단계;(f) 상기 스페이서 및 희생 질화막을 마스크로 상기 희생 산화막을 식각하여 상기 플로우팅 게이트를 노출시키는 컨트롤 게이트 영역을 형성하는 단계; 및(g) 상기 컨트롤 게이트 영역을 매립하는 컨트롤 게이트를 형성하고 상기 희생 산화막 및 희생 질화막을 제거하는 단계를 포함하는 것을 특징으로 하는 MEEL 소자의 제조 방법.
- 제 1 항에 있어서,상기 (d) 단계의 희생 질화막 및 희생 산화막 식각 공정은 건식 식각방법으 로 CF4 가스를 이용하여 수행하는 것을 특징으로 하는 MEEL 소자의 제조 방법.
- 제 1 항에 있어서,상기 (f) 단계의 희생 산화막을 식각하는 공정은 C4F8, C5F8 및 이들의 조합 중 선택된 하나의 가스를 이용하는 건식 식각방식인 것을 특징으로 하는 MEEL 소자의 제조 방법 .
- 제 1 항에 있어서,상기 (g) 단계는 컨트롤 게이트용 산화막 및 컨트롤 게이트용 폴리실리콘층을 증착한 후 상기 게이트용 폴리실리콘층을 평탄화하여 상기 희생 질화막을 노출시키는 단계;노출된 상기 희생 질화막 및 스페이서를 제거하는 단계; 및상기 희생 산화막을 제거하는 단계를 포함하는 것을 특징으로 하는 MEEL 소자의 제조 방법.
- 제 4 항에 있어서,상기 희생 질화막 제거 공정은 인산용액을 이용한 습식 식각방식으로 수행되는 것을 특징으로 하는 MEEL 소자의 제조 방법.
- 제 4 항에 있어서,상기 희생 산화막 제거 공정은 희석된 HF를 포함하는 BOE( buffered oxide etchant ) 이용하는 것을 특징으로 하는 MEEL 소자의 제조 방법.
- 제 1 항에 있어서,상기 (e) 단계의 스페이서는 질화막인 것을 특징으로 하는 MEEL 소자의 제조 방법.
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