KR100661236B1 - 플래시메모리소자의 플로팅게이트 형성방법 - Google Patents
플래시메모리소자의 플로팅게이트 형성방법 Download PDFInfo
- Publication number
- KR100661236B1 KR100661236B1 KR1020050125644A KR20050125644A KR100661236B1 KR 100661236 B1 KR100661236 B1 KR 100661236B1 KR 1020050125644 A KR1020050125644 A KR 1020050125644A KR 20050125644 A KR20050125644 A KR 20050125644A KR 100661236 B1 KR100661236 B1 KR 100661236B1
- Authority
- KR
- South Korea
- Prior art keywords
- floating gate
- film
- layer
- hard mask
- spacer
- Prior art date
Links
- 238000004519 manufacturing process Methods 0.000 title description 2
- 125000006850 spacer group Chemical group 0.000 claims abstract description 28
- 238000000034 method Methods 0.000 claims abstract description 26
- 238000005530 etching Methods 0.000 claims abstract description 15
- 230000003647 oxidation Effects 0.000 claims abstract description 8
- 238000007254 oxidation reaction Methods 0.000 claims abstract description 8
- 239000004065 semiconductor Substances 0.000 claims abstract description 5
- 239000000758 substrate Substances 0.000 claims abstract description 5
- 229910021420 polycrystalline silicon Inorganic materials 0.000 claims description 6
- 229920005591 polysilicon Polymers 0.000 claims description 6
- 150000004767 nitrides Chemical class 0.000 claims description 5
- 238000001312 dry etching Methods 0.000 claims description 3
- 230000003247 decreasing effect Effects 0.000 abstract 1
- 229920002120 photoresistant polymer Polymers 0.000 description 8
- 239000000463 material Substances 0.000 description 3
- 210000003323 beak Anatomy 0.000 description 2
- 230000015572 biosynthetic process Effects 0.000 description 2
- 238000004140 cleaning Methods 0.000 description 2
- 241000293849 Cordylanthus Species 0.000 description 1
- 238000007796 conventional method Methods 0.000 description 1
- 238000009413 insulation Methods 0.000 description 1
- 238000012986 modification Methods 0.000 description 1
- 230000004048 modification Effects 0.000 description 1
- 230000001590 oxidative effect Effects 0.000 description 1
- 229910052710 silicon Inorganic materials 0.000 description 1
- 239000010703 silicon Substances 0.000 description 1
- 238000002179 total cell area Methods 0.000 description 1
Images
Classifications
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10B—ELECTRONIC MEMORY DEVICES
- H10B99/00—Subject matter not provided for in other groups of this subclass
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/40—Electrodes ; Multistep manufacturing processes therefor
- H01L29/41—Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions
- H01L29/423—Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions not carrying the current to be rectified, amplified or switched
- H01L29/42312—Gate electrodes for field effect devices
- H01L29/42316—Gate electrodes for field effect devices for field-effect transistors
- H01L29/4232—Gate electrodes for field effect devices for field-effect transistors with insulated gate
- H01L29/42324—Gate electrodes for transistors with a floating gate
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/40—Electrodes ; Multistep manufacturing processes therefor
- H01L29/401—Multistep manufacturing processes
- H01L29/4011—Multistep manufacturing processes for data storage electrodes
- H01L29/40114—Multistep manufacturing processes for data storage electrodes the electrodes comprising a conductor-insulator-conductor-insulator-semiconductor structure
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10B—ELECTRONIC MEMORY DEVICES
- H10B41/00—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates
- H10B41/30—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates characterised by the memory core region
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10B—ELECTRONIC MEMORY DEVICES
- H10B69/00—Erasable-and-programmable ROM [EPROM] devices not provided for in groups H10B41/00 - H10B63/00, e.g. ultraviolet erasable-and-programmable ROM [UVEPROM] devices
Landscapes
- Engineering & Computer Science (AREA)
- Microelectronics & Electronic Packaging (AREA)
- Power Engineering (AREA)
- Physics & Mathematics (AREA)
- Ceramic Engineering (AREA)
- Condensed Matter Physics & Semiconductors (AREA)
- General Physics & Mathematics (AREA)
- Computer Hardware Design (AREA)
- Manufacturing & Machinery (AREA)
- Non-Volatile Memory (AREA)
Abstract
본 발명의 플래시메모리소자의 플로팅게이트 형성방법은, 반도체기판 위에 터널절연막 및 플로팅게이트도전막을 순차적으로 형성하는 단계와, 플로팅게이트도전막 위에 하드마스크막패턴을 형성하는 단계와, 하드마스크막패턴 및 플로팅게이트도전막의 노출표면 위에 도전막을 형성하는 단계와, 도전막에 대한 식각을 수행하여 하드마스크막패턴 측면의 도전성스페이서막을 형성하는 단계와, 도전성스페이서막 및 플로팅게이트도전막에 대한 산화공정을 수행하여 마스크산화막 및 스페이서산화막을 형성하는 단계와, 하드마스크막패턴을 제거하여 마스크산화막 및 스페이서산화막에 의해 플로팅게이트도전막의 일부표면을 노출시키는 단계와, 그리고 마스크산화막 및 스페이서산화막을 식각마스크로 한 식각으로 플로팅게이트도전막의 노출부분을 제거하여 플로팅게이트패턴을 형성하는 단계를 포함한다.
플래시메모리소자, SST, 플로팅게이트, 스페이서막
Description
도 1 내지 도 5는 종래의 플래시메모리소자의 플로팅게이트 형성방법을 설명하기 위하여 나타내 보인 단면도들이다.
도 6 내지 도 11은 본 발명에 따른 플래시메모리소자의 플로팅게이트 형성방법을 설명하기 위하여 나타내 보인 단면도들이다.
본 발명은 플래시메모리소자의 제조방법에 관한 것으로서, 특히 플래시메모리소자의 플로팅게이트 형성방법에 관한 것이다.
도 1 내지 도 5는 종래의 플래시메모리소자의 플로팅게이트 형성방법을 설명하기 위하여 나타내 보인 단면도들이다.
먼저 도 1에 도시된 바와 같이, 반도체기판(100) 위에 터널절연막(110), 플로팅게이트도전막(120) 및 하드마스크막(130)을 순차적으로 적층한다. 터널절연막(110)은 산화막으로 형성하고, 플로팅게이트도전막(120)은 폴리실리콘막으로 형성하며, 그리고 하드마스크막(130)은 질화막으로 형성한다.
다음에 도 2에 도시된 바와 같이, 소정의 마스크막패턴, 예컨대 포토레지스트막패턴(미도시)을 형성하고, 이 포토레지스트막패턴을 식각마스크로 하드마스크막(130)에 대한 식각을 수행하여, 플로팅게이트도전막(120)의 일부표면을 노출시키는 하드마스크막패턴(132)을 형성한다. 하드마스크막패턴(132)을 형성한 후에는 포토레지스트막패턴을 제거한다.
다음에 도 3에 도시된 바와 같이, 하드마스크막패턴(132)에 의해 노출되는 플로팅게이트도전막(120)에 산화공정을 수행하여 로코스(LOCOS; LOCal Oxidation of Silicon) 형태의 마스크산화막(140)을 형성한다.
다음에 도 4에 도시된 바와 같이, 하드마스크막패턴(132)을 제거한다. 하드마스크막패턴(132)을 질화막으로 형성한 경우, 통상의 습식세정공정 등을 통해 하드마스크막패턴(132)을 제거할 수 있다.
다음에 도 5에 도시된 바와 같이, 마스크산화막(140)을 식각마스크로 한 식각으로 플로팅게이트도전막(120)의 노출부분을 제거하여 플로팅게이트패턴(122)을 형성한다.
그런데 도 3을 참조하여 설명한 바와 같이, 로코스(LOCOS)형태의 마스크산화막(140)을 형성하는 과정에서, 버즈비크(bird's beak) 발생이 필연적으로 수반된다. 따라서 이 버즈비크의 길이를 고려하여 인접한 플로팅게이트패턴(122) 사이의 간격(도 3의 d1)을 확보하여야 하는데, 이는 셀면적 축소에 있어서 한계로 작용하고 있다.
본 발명이 이루고자 하는 기술적 과제는, 인접한 플로팅게이트패턴 사이의 간격을 감소시켜 셀면적을 축소시킬 수 있도록 하는 플래시메모리소자의 플로팅게이트 형성방법을 제공하는 것이다.
상기 기술적 과제를 달성하기 위하여, 본 발명에 따른 플래시메모리소자의 플로팅게이트 형성방법은, 반도체기판 위에 터널절연막 및 플로팅게이트도전막을 순차적으로 형성하는 단계; 상기 플로팅게이트도전막 위에 하드마스크막패턴을 형성하는 단계; 상기 하드마스크막패턴 및 플로팅게이트도전막의 노출표면 위에 도전막을 형성하는 단계; 상기 도전막에 대한 식각을 수행하여 상기 하드마스크막패턴 측면의 도전성스페이서막을 형성하는 단계; 상기 도전성스페이서막 및 플로팅게이트도전막에 대한 산화공정을 수행하여 마스크산화막 및 스페이서산화막을 형성하는 단계; 상기 하드마스크막패턴을 제거하여 상기 마스크산화막 및 스페이서산화막에 의해 플로팅게이트도전막의 일부표면을 노출시키는 단계; 및 상기 마스크산화막 및 스페이서산화막을 식각마스크로 한 식각으로 상기 플로팅게이트도전막의 노출부분을 제거하여 플로팅게이트패턴을 형성하는 단계를 포함하는 것을 특징으로 한다.
상기 플로팅게이트도전막 및 도전막은 폴리실리콘막으로 형성하는 것이 바람직하다.
상기 하드마스크막패턴은 질화막으로 형성하는 것이 바람직하다.
상기 도전막에 대한 식각을 수행하여 상기 하드마스크막패턴 측면의 도전성스페이서막을 형성하는 단계는 이방성 건식식각방법을 사용하여 수행하는 것이 바 람직하다.
이하 첨부 도면을 참조하여 본 발명의 바람직한 실시예를 상세히 설명하기로 한다. 그러나, 본 발명의 실시예들은 여러 가지 다른 형태로 변형될 수 있으며, 본 발명의 범위가 아래에서 상술하는 실시예들로 인해 한정되어지는 것으로 해석되어져서는 안된다.
도 6 내지 도 11은 본 발명에 따른 플래시메모리소자의 플로팅게이트 형성방법을 설명하기 위하여 나타내 보인 단면도들이다.
먼저 도 6에 도시된 바와 같이, 반도체기판(200) 위에 터널절연막(210), 플로팅게이트도전막(220) 및 하드마스크막(230)을 순차적으로 형성한다. 터널절연막(210)은 산화막으로 형성할 수 있다. 플로팅게이트도전막(220)은 폴리실리콘막으로 형성할 수 있다. 그리고 하드마스크막(230)은 플로팅게이트도전막(220)과의 산화선택비가 있는 물질, 즉 플로팅게이트도전막(220)의 상부면이 산화되는 동안 산화되지 않는 물질로 형성한다. 이 플로팅게이트도전막(220)은 질화막으로 형성할 수 있다.
다음에 도 7에 도시된 바와 같이, 하드마스크막(230)에 대한 패터닝을 수행하여 플로팅게이트도전막(220)의 일부표면을 노출시키는 개구부(opening)를 갖는 하드마스크막패턴(232)을 형성한다. 이를 위하여 먼저 하드마스크막(230) 위에 포토레지스트막(미도시)을 형성한다. 그리고 이 포토레지스트막에 대한 노광 및 현상을 수행하여 하드마스크막(230)의 일부표면을 노출시키는 포토레지스트막패턴을 형성한다. 다음에 이 포토레지스트막패턴을 식각마스크로 한 식각으로 하드마스크막 (230)의 노출부분을 제거한다. 그러면 하드마스크막(230)의 제거에 의해 플로팅게이트도전막(220)의 일부표면을 노출시키는 하드마스크막패턴(232)이 형성된다. 하드마스크막패턴(232)을 형성한 후에는 포토레지스트막패턴을 제거한다.
다음에 도 8에 도시된 바와 같이, 플로팅게이트도전막(220)의 노출면 및 하드마스크막패턴(232) 위에 도전막(250)을 형성한다. 이 도전막(250)은 후속의 마스크산화막 형성을 위한 산화공정시 함께 산화될 수 있는 물질로 형성한다. 도전막(250)은 폴리실리콘막으로 형성할 수 있다. 이때 도전막(250)의 두께는 후속공정에서 형성되는 도전성스페이서막의 두께를 고려하여 결정한다.
다음에 도 9에 도시된 바와 같이, 도전막(250)에 대한 식각을 수행하여 하드마스크막패턴(232) 측면에 배치되는 도전성스페이서막(252)을 형성한다. 도전성스페이서막(252) 형성을 위한 식각은 이방성 건식식각방법, 예컨대 에치백(etchback)을 사용하여 수행할 수 있다. 도전성스페이서막(252)에 의해 하드마스크막패턴(232)의 상부면은 다시 노출된다.
다음에 도 10에 도시된 바와 같이, 플로팅게이트도전막(220) 및 도전성스페이서막(252)에 대한 산화공정을 수행하여 로코스(LOCOS) 형태의 마스크산화막(240) 및 스페이서산화막(254)을 형성한다. 도전성스페이서막(252)이 산화되어 형성되는 스페이서산화막(254)에 의해 로코스 형태의 마스크산화막(240) 형성시 버즈비크가 발생하는 것이 억제된다. 또한 인접한 플로팅게이트도전막(220) 사이의 간격(d2)도 스페이서산화막(254)의 폭만큼 감소되어 전체 셀면적을 축소시킬 수 있다.
다음에 도 11에 도시된 바와 같이, 하드마스크막패턴(232)을 통상의 방법, 예컨대 습식세정방법을 사용하여 제거한다. 그러면 마스크산화막(240) 및 스페이서산화막(254)에 의해 플로팅게이트도전막(220)의 일부표면이 노출된다. 이후 마스크산화막(240) 및 스페이서산화막(254)을 식각마스크로 한 식각으로 플로팅게이트도전막(220)의 노출부분을 제거하여 플로팅게이트패턴(222)을 형성한다.
지금까지 설명한 바와 같이, 본 발명에 따른 플래시메모리소자의 플로팅게이트 형성방법에 따르면, 폴리실리콘막으로 스페이서막을 형성한 후 마스크산화막 형성을 위한 산화공정을 수행함으로써 버즈비크의 발생을 최소화할 수 있으며, 이에 따라 인접한 플로팅게이트패턴 사이의 간격을 감소시켜 셀면적을 축소시킬 수 있다는 이점에 제공된다.
이상 본 발명을 바람직한 실시예를 들어 상세하게 설명하였으나, 본 발명은 상기 실시예에 한정되지 않으며, 본 발명의 기술적 사상 내에서 당 분야에서 통상의 지식을 가진 자에 의하여 여러 가지 변형이 가능함은 당연하다.
Claims (4)
- 반도체기판 위에 터널절연막 및 플로팅게이트도전막을 순차적으로 형성하는 단계;상기 플로팅게이트도전막 위에 하드마스크막패턴을 형성하는 단계;상기 하드마스크막패턴 및 플로팅게이트도전막의 노출표면 위에 도전막을 형성하는 단계;상기 도전막에 대한 식각을 수행하여 상기 하드마스크막패턴 측면의 도전성스페이서막을 형성하는 단계;상기 도전성스페이서막 및 플로팅게이트도전막에 대한 산화공정을 수행하여 마스크산화막 및 스페이서산화막을 형성하는 단계;상기 하드마스크막패턴을 제거하여 상기 마스크산화막 및 스페이서산화막에 의해 플로팅게이트도전막의 일부표면을 노출시키는 단계; 및상기 마스크산화막 및 스페이서산화막을 식각마스크로 한 식각으로 상기 플로팅게이트도전막의 노출부분을 제거하여 플로팅게이트패턴을 형성하는 단계를 포함하는 것을 특징으로 하는 플래시메모리소자의 플로팅게이트 형성방법.
- 제1항에 있어서,상기 플로팅게이트도전막 및 도전막은 폴리실리콘막으로 형성하는 것을 특징으로 하는 플래시메모리소자의 플로팅게이트 형성방법.
- 제1항에 있어서,상기 하드마스크막패턴은 질화막으로 형성하는 것을 특징으로 하는 플래시메모리소자의 플로팅게이트 형성방법.
- 제1항에 있어서,상기 도전막에 대한 식각을 수행하여 상기 하드마스크막패턴 측면의 도전성스페이서막을 형성하는 단계는 이방성 건식식각방법을 사용하여 수행하는 것을 특징으로 하는 플래시메모리소자의 플로팅게이트 형성방법.
Priority Applications (3)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
KR1020050125644A KR100661236B1 (ko) | 2005-12-19 | 2005-12-19 | 플래시메모리소자의 플로팅게이트 형성방법 |
US11/612,284 US20070161189A1 (en) | 2005-12-19 | 2006-12-18 | Method of fabricating the floating gate of flash memory device |
CNA2006101732661A CN1988111A (zh) | 2005-12-19 | 2006-12-19 | 闪存器件的浮置栅极的制造方法 |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
KR1020050125644A KR100661236B1 (ko) | 2005-12-19 | 2005-12-19 | 플래시메모리소자의 플로팅게이트 형성방법 |
Publications (1)
Publication Number | Publication Date |
---|---|
KR100661236B1 true KR100661236B1 (ko) | 2006-12-22 |
Family
ID=37815524
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
KR1020050125644A KR100661236B1 (ko) | 2005-12-19 | 2005-12-19 | 플래시메모리소자의 플로팅게이트 형성방법 |
Country Status (3)
Country | Link |
---|---|
US (1) | US20070161189A1 (ko) |
KR (1) | KR100661236B1 (ko) |
CN (1) | CN1988111A (ko) |
Families Citing this family (2)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
KR102435855B1 (ko) | 2015-08-06 | 2022-08-25 | 삼성전자주식회사 | 하드 마스크 패턴의 형성 방법 및 이를 이용한 반도체 소자의 제조 방법 |
US10515971B2 (en) * | 2017-12-11 | 2019-12-24 | Vanguard International Semiconductor Corporation | Flash memories and methods for manufacturing the same |
Citations (1)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
KR20010019263A (ko) * | 1999-08-26 | 2001-03-15 | 윤종용 | 비휘발성 반도체 메모리소자 제조방법 |
Family Cites Families (3)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
KR100487532B1 (ko) * | 2002-07-29 | 2005-05-03 | 삼성전자주식회사 | 얕은 트렌치 소자분리구조를 가지는 플래시 메모리 소자및 그제조방법 |
US6908813B2 (en) * | 2003-04-09 | 2005-06-21 | Taiwan Semiconductor Manufacturing Co., Ltd. | Method of forming tiny silicon nitride spacer for flash EPROM by fully wet etching technology |
JP4497290B2 (ja) * | 2004-04-14 | 2010-07-07 | 富士通株式会社 | 半導体装置とその製造方法 |
-
2005
- 2005-12-19 KR KR1020050125644A patent/KR100661236B1/ko not_active IP Right Cessation
-
2006
- 2006-12-18 US US11/612,284 patent/US20070161189A1/en not_active Abandoned
- 2006-12-19 CN CNA2006101732661A patent/CN1988111A/zh active Pending
Patent Citations (1)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
KR20010019263A (ko) * | 1999-08-26 | 2001-03-15 | 윤종용 | 비휘발성 반도체 메모리소자 제조방법 |
Also Published As
Publication number | Publication date |
---|---|
US20070161189A1 (en) | 2007-07-12 |
CN1988111A (zh) | 2007-06-27 |
Similar Documents
Publication | Publication Date | Title |
---|---|---|
KR101099948B1 (ko) | 반도체 디바이스 제조 방법 | |
KR101159954B1 (ko) | 반도체 소자의 형성 방법 | |
US7235442B2 (en) | Method for fabricating conductive line | |
JP2008091868A (ja) | 半導体素子のリセスゲートの製造方法 | |
US7413960B2 (en) | Method of forming floating gate electrode in flash memory device | |
JP4630906B2 (ja) | 半導体装置の製造方法 | |
JP2008098614A (ja) | 半導体素子の製造方法 | |
KR100661236B1 (ko) | 플래시메모리소자의 플로팅게이트 형성방법 | |
US7883950B2 (en) | Semiconductor device having reduced polysilicon pattern width and method of manufacturing the same | |
US7605069B2 (en) | Method for fabricating semiconductor device with gate | |
KR100442852B1 (ko) | 트렌치 소자분리 영역 형성방법 | |
JP4391354B2 (ja) | 側壁方式を用いたフラッシュメモリの形成方法 | |
KR100591184B1 (ko) | 듀얼 버즈 비크 로코스 소자 분리 형성 방법 | |
KR20050066879A (ko) | 트랜치 아이솔레이션을 갖는 플래시 메모리 소자의 제조방법 | |
US20060284311A1 (en) | Method of manufacturing self-aligned contact openings and semiconductor device | |
KR20060072421A (ko) | 자기 정렬 콘택홀 형성 방법 | |
JP2011165933A (ja) | 半導体装置の製造方法 | |
KR100590378B1 (ko) | 플래쉬 메모리 소자 제조방법 | |
KR100324935B1 (ko) | 반도체 소자의 배선 형성방법 | |
KR20020079000A (ko) | 자기 정렬 트렌치 소자분리 기술을 사용하는 반도체장치의 제조방법 | |
CN109920761B (zh) | 半导体元件的制作方法 | |
KR20090022228A (ko) | 반도체 소자 제조 방법 | |
JPH11214678A (ja) | 半導体装置およびその製造方法 | |
KR100609130B1 (ko) | Meel 소자의 제조 방법 | |
KR100358046B1 (ko) | 플래시 메모리 소자의 제조방법 |
Legal Events
Date | Code | Title | Description |
---|---|---|---|
A201 | Request for examination | ||
E701 | Decision to grant or registration of patent right | ||
GRNT | Written decision to grant | ||
FPAY | Annual fee payment |
Payment date: 20111121 Year of fee payment: 6 |
|
LAPS | Lapse due to unpaid annual fee |