JP4630906B2 - 半導体装置の製造方法 - Google Patents
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- 239000004065 semiconductor Substances 0.000 title claims description 22
- 238000004519 manufacturing process Methods 0.000 title claims description 17
- 239000011162 core material Substances 0.000 claims description 103
- 125000006850 spacer group Chemical group 0.000 claims description 44
- 238000000034 method Methods 0.000 claims description 25
- 239000011248 coating agent Substances 0.000 claims description 12
- 238000000576 coating method Methods 0.000 claims description 12
- 238000005530 etching Methods 0.000 claims description 4
- 230000008569 process Effects 0.000 description 9
- 239000000126 substance Substances 0.000 description 9
- 239000012528 membrane Substances 0.000 description 8
- 238000012545 processing Methods 0.000 description 8
- 238000001459 lithography Methods 0.000 description 7
- 229910004298 SiO 2 Inorganic materials 0.000 description 6
- 238000001020 plasma etching Methods 0.000 description 6
- NBIIXXVUZAFLBC-UHFFFAOYSA-N Phosphoric acid Chemical compound OP(O)(O)=O NBIIXXVUZAFLBC-UHFFFAOYSA-N 0.000 description 4
- 239000000463 material Substances 0.000 description 3
- 239000000758 substrate Substances 0.000 description 3
- 238000012546 transfer Methods 0.000 description 3
- QAOWNCQODCNURD-UHFFFAOYSA-N Sulfuric acid Chemical compound OS(O)(=O)=O QAOWNCQODCNURD-UHFFFAOYSA-N 0.000 description 2
- 238000010306 acid treatment Methods 0.000 description 2
- 229910000147 aluminium phosphate Inorganic materials 0.000 description 2
- 230000015572 biosynthetic process Effects 0.000 description 2
- 238000005229 chemical vapour deposition Methods 0.000 description 2
- 238000007796 conventional method Methods 0.000 description 2
- 238000001035 drying Methods 0.000 description 2
- 230000000694 effects Effects 0.000 description 2
- KRHYYFGTRYWZRS-UHFFFAOYSA-N Fluorane Chemical compound F KRHYYFGTRYWZRS-UHFFFAOYSA-N 0.000 description 1
- MHAJPDPJQMAIIY-UHFFFAOYSA-N Hydrogen peroxide Chemical compound OO MHAJPDPJQMAIIY-UHFFFAOYSA-N 0.000 description 1
- 238000004380 ashing Methods 0.000 description 1
- 230000008901 benefit Effects 0.000 description 1
- 239000000470 constituent Substances 0.000 description 1
- 229910000040 hydrogen fluoride Inorganic materials 0.000 description 1
- 230000006872 improvement Effects 0.000 description 1
- 238000012986 modification Methods 0.000 description 1
- 230000004048 modification Effects 0.000 description 1
- 230000002093 peripheral effect Effects 0.000 description 1
- 238000005549 size reduction Methods 0.000 description 1
- 239000011800 void material Substances 0.000 description 1
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- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
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- H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
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- H01L21/30—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26
- H01L21/31—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26 to form insulating layers thereon, e.g. for masking or by using photolithographic techniques; After treatment of these layers; Selection of materials for these layers
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- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
- H01L21/027—Making masks on semiconductor bodies for further photolithographic processing not provided for in group H01L21/18 or H01L21/34
- H01L21/033—Making masks on semiconductor bodies for further photolithographic processing not provided for in group H01L21/18 or H01L21/34 comprising inorganic layers
- H01L21/0334—Making masks on semiconductor bodies for further photolithographic processing not provided for in group H01L21/18 or H01L21/34 comprising inorganic layers characterised by their size, orientation, disposition, behaviour, shape, in horizontal or vertical plane
- H01L21/0337—Making masks on semiconductor bodies for further photolithographic processing not provided for in group H01L21/18 or H01L21/34 comprising inorganic layers characterised by their size, orientation, disposition, behaviour, shape, in horizontal or vertical plane characterised by the process involved to create the mask, e.g. lift-off masks, sidewalls, or to modify the mask, e.g. pre-treatment, post-treatment
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- H—ELECTRICITY
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- H01L21/027—Making masks on semiconductor bodies for further photolithographic processing not provided for in group H01L21/18 or H01L21/34
- H01L21/033—Making masks on semiconductor bodies for further photolithographic processing not provided for in group H01L21/18 or H01L21/34 comprising inorganic layers
- H01L21/0334—Making masks on semiconductor bodies for further photolithographic processing not provided for in group H01L21/18 or H01L21/34 comprising inorganic layers characterised by their size, orientation, disposition, behaviour, shape, in horizontal or vertical plane
- H01L21/0338—Process specially adapted to improve the resolution of the mask
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- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
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- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
- H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
- H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
- H01L21/30—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26
- H01L21/302—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26 to change their surface-physical characteristics or shape, e.g. etching, polishing, cutting
- H01L21/306—Chemical or electrical treatment, e.g. electrolytic etching
- H01L21/30604—Chemical etching
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- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
- H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
- H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
- H01L21/30—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26
- H01L21/31—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26 to form insulating layers thereon, e.g. for masking or by using photolithographic techniques; After treatment of these layers; Selection of materials for these layers
- H01L21/3205—Deposition of non-insulating-, e.g. conductive- or resistive-, layers on insulating layers; After-treatment of these layers
- H01L21/321—After treatment
- H01L21/3213—Physical or chemical etching of the layers, e.g. to produce a patterned layer from a pre-deposited extensive layer
- H01L21/32139—Physical or chemical etching of the layers, e.g. to produce a patterned layer from a pre-deposited extensive layer using masks
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Description
本発明は、半導体装置の製造方法に関する。
近年、半導体素子の微細化に伴い、リソグラフィーの露光解像限界未満の寸法を有するパターンを形成する方法が求められている。その１つの方法として、ダミーパターン（芯材）の側面に側壁パターンを形成し、その側壁パターンをマスクとして被加工膜のエッチングを行う方法が知られている（例えば、特許文献１参照）。
特許文献１等に記載の従来の方法によれば、側壁パターンの形成後に、ウェット処理により側壁パターン間のダミーパターンを除去し、側壁パターンにより構成される微細なマスクを形成する。最近では、このような側壁パターンを利用したパターン形成方法に対し、さらなるパターン寸法の微細化、寸法精度の向上が求められている。
特開２００６−３０３０２２号公報
本発明の目的は、微細なラインアンドスペースパターンを含むパターンを精度良く形成することのできる半導体装置の製造方法を提供することにある。
本発明の一態様は、被加工材上に芯材を形成する工程と、前記芯材の上面および側面を覆うように被覆膜を形成する工程と、前記被覆膜を形成した後、前記芯材を除去する工程と、前記芯材を除去した後、前記被覆膜を前記芯材の側面に位置していた部分を残して除去し、側壁スペーサーマスクに加工する工程と、前記側壁スペーサーマスクをマスクとして用いて、前記被加工材をエッチング加工する工程と、を含むことを特徴とする半導体装置の製造方法を提供する。
本発明によれば、微細なラインアンドスペースパターンを含むパターンを精度良く形成することのできる半導体装置の製造方法を提供することができる。
〔第１の実施の形態〕
図１Ａ（ａ）〜（ｄ）、図１Ｂ（ｅ）〜（ｇ）は、本発明の第１の実施の形態に係る半導体装置の製造工程を示す断面図である。
図１Ａ（ａ）〜（ｄ）、図１Ｂ（ｅ）〜（ｇ）は、本発明の第１の実施の形態に係る半導体装置の製造工程を示す断面図である。
まず、図１Ａ（ａ）に示すように、例えば、図示しない半導体基板上に形成された被加工膜１上に第１の膜２を形成し、所定のパターンを有するレジスト３を第１の膜２上に形成する。
ここで、被加工膜１は、例えば、ゲート材料膜や、加工対象上のハードマスクである。また、被加工膜１は、複数の層からなる膜でもよく、例えば、フラッシュメモリのスタックゲート構造を構成するコントロール電極膜、電極間絶縁膜、フローティングゲート電極膜であってもよい。さらに、半導体基板自体を加工対象（被加工材）としてもよい。
また、第１の膜２は、Ｃ、ＳｉＯ２、ＳｉＮ等からなり、その膜厚は、被加工膜１と、後の工程で形成される側壁スペーサーマスク７との選択比等に基づいて決定される。なお、第１の膜２がＣからなる場合、レジスト３とのエッチング選択比が小さくなるため、第１の膜２上に無機膜を形成し、その上にレジスト３をパターン形成することが好ましい。
また、レジスト３の有する所定のパターンは、例えば、ハーフピッチが約６０ｎｍのラインアンドスペースである。
次に、図１Ａ（ｂ）に示すように、レジスト３をマスクとして、第１の膜２にエッチングを施し、パターンを転写する。
次に、図１Ａ（ｃ）に示すように、第１の膜２にスリミング処理を施し、幅を細めて芯材４に加工する。なお、レジスト３はスリミング処理の前または後に除去される。
ここで、スリミング処理はウェット処理、ドライ処理、またはウェット処理とドライ処理の組み合わせにより行われる。例えば、芯材４がＣからなる場合はＯ２ラジカル処理、ＳＨ処理（硫酸と過酸化水素水による処理）、およびこれらの組み合わせ、芯材４がＳｉＯ２からなる場合はＨＦ処理（フッ化水素酸による処理）、芯材４がＳｉＮからなる場合はホットリン酸処理が施される。また、芯材４の幅は、例えば、約３０ｎｍである。
次に、図１Ａ（ｄ）に示すように、ＣＶＤ（Chemical Vapor Deposition）法等により、芯材４の上面および側面をコンフォーマルに覆うように第２の膜（被覆膜）５を形成する。
ここで、第２の膜５は、芯材４とのエッチング選択比を大きくとることのできる材料から形成される。例えば、芯材４がＣからなる場合はＳｉ、ＳｉＯ２、ＳｉＮ、芯材４がＳｉＯ２からなる場合はＳｉ、ＳｉＮ、芯材４がＳｉＮからなる場合はＳｉＯ２、Ｃが第２の膜５の材料として用いられる。
次に、図１Ｂ（ｅ）に示すように、芯材４を除去して第２の膜５に囲まれた空隙６を形成する。
ここで、芯材４は、芯材４を除去するために第２の膜５に形成する孔を介して除去される。この芯材４を除去するための孔は、リソグラフィー法とＲＩＥ（Reactive Ion Etching）法等により、第２の膜５の１箇所または複数箇所に形成される。
また、芯材４の除去は、ウェット処理、またはウェット処理とドライ処理の組み合わせにより行われ、例えば、芯材４がＣからなる場合はＯ２アッシングおよびＳＨ処理、芯材４がＳｉＯ２からなる場合はＨＦ処理、芯材４がＳｉＮからなる場合はホットリン酸処理により行われる。
芯材４を除去する際には、空隙６内にウェット処理の薬液が入り込み、この薬液に働く表面張力等の影響により、第２の膜５の空隙６の両側に位置する部分に互いに引き合うような力が働く。しかし、本実施の形態においては、第２の膜５の空隙６の両側に位置する部分は、空隙６の上部に位置する部分を介して繋がっているため、第２の膜５の空隙６の両側に位置する部分が、互いに引き合う力に起因して倒れたり変形したりすることを抑制できる。
図２は、芯材４を除去するための孔である芯材除去孔８を第２の膜５に形成した段階における、半導体装置の配線コンタクト用のパッド部となる領域を模式的に示す上面図である。ここで、図１Ａ（ａ）〜（ｄ）、図１Ｂ（ｅ）〜（ｇ）に示す断面図は、図２の鎖線I−Iにおける切断面を矢印の方向に見た断面に対応している。一般的に、図１Ａ（ａ）〜（ｄ）、図１Ｂ（ｅ）〜（ｇ）に示される製造工程に基づいて得られるパターンは、リソグラフィーの露光解像限界未満の微細なラインアンドスペースパターンであるため、このようなパターンに対するリソグラフィー法による配線のコンタクト形成を可能とするため、微細なラインアンドスペースパターンの端部にはピッチを拡げた配線コンタクト用のパッド部となる領域が通常配置されている。なお、図２に示した各部材のパターンは一例であり、本実施の形態はこれに限られるものではない。
図２に示すように、芯材除去孔８は、配線コンタクト用のパッド部のように比較的面積の大きい領域に対応する部分に形成されることが好ましい。具体的には、芯材除去孔８は、芯材４の上面の直上の領域内に形成されること、すなわち、第２の膜５の芯材４の側面上に位置する部分（後の工程において側壁スペーサーマスク７となる部分）を除去しないように形成されることが好ましい。これは、第２の膜５の芯材４の側面上に位置する部分に芯材除去孔８が跨ってしまうと、後の工程において、側壁スペーサーマスク７の芯材除去孔８が位置していた部分で高さのばらつきが生じることになり、ひいては高い寸法精度で被加工膜１を加工することが困難になるためである。
芯材除去孔８を形成した後、芯材除去孔８を介して芯材４を除去することにより、図１Ｂ（ｅ）に示した状態になる。
次に、図１Ｂ（ｆ）に示すように、ＲＩＥ法等により、第２の膜５を空隙６の側面に位置する部分（芯材４の側面に位置していた部分）を残して除去し、側壁スペーサーマスク７に加工する。
この第２の膜５を側壁スペーサーマスク７に加工する工程においては、ウェット処理を用いないため、薬液が側壁スペーサーマスク７の間に入り込み、表面張力により側壁スペーサーマスク７が倒れたり変形したりするおそれがない。
次に、図１Ｂ（ｇ）に示すように、側壁スペーサーマスク７をマスクとして用いて被加工膜１にエッチングを施し、パターンを転写する。なお、ラインアンドスペースパターンの端部の側壁スペーサーマスク７が繋がっている領域は、リソグラフィー法とＲＩＥ法等により、適宜パターンを分離すればよい。
例えば、レジスト３をハーフピッチが約６０ｎｍのラインアンドスペースのパターンに形成し、レジスト３のパターンを転写した第１の膜２をスリミングにより約半分の幅の芯材４に加工し、側壁スペーサーマスク７を芯材４の幅とほぼ同じ幅に形成した場合、被加工膜１に転写されるパターンは、ハーフピッチが約３０ｎｍのラインアンドスペースのパターンになる。
（第１の実施の形態の効果）
この第１の実施の形態によれば、第２の膜５を側壁スペーサーマスク７に加工する前に芯材４を除去することにより、芯材４の除去に用いる薬液により側壁スペーサーマスク７が倒れたり変形したりすることを抑制できる。これにより、被加工膜１を精度良くパターン加工することができる。
この第１の実施の形態によれば、第２の膜５を側壁スペーサーマスク７に加工する前に芯材４を除去することにより、芯材４の除去に用いる薬液により側壁スペーサーマスク７が倒れたり変形したりすることを抑制できる。これにより、被加工膜１を精度良くパターン加工することができる。
なお、従来の方法のように、側壁スペーサーマスク７の形成後に、ウェット処理により側壁スペーサーマスク７間の芯材４を除去した場合、側壁スペーサーマスク７間の芯材４が形成されていた領域にウェット処理の薬液が入り込む場合がある。その結果、薬液に働く表面張力等の影響により、両側の側壁スペーサーマスク７に互いに引き合うような力が働き、側壁スペーサーマスク７が倒れたり変形したりするおそれがある。
この場合の側壁スペーサーマスク７に働く力は、以下の式により概略的に表すことができる。ここで、σは側壁スペーサーマスク７に働く力、γは側壁スペーサーマスク７間の薬液の表面張力、Ｈは側壁スペーサーマスク７の高さ、Ｗは側壁スペーサーマスク７の幅、θは薬液と側壁スペーサーマスク７の接触角、Ｄは側壁スペーサーマスク７の間隔（芯材４の幅）を表す。
上式に示されるように、側壁スペーサーマスク７に働く力は、側壁スペーサーマスク７の幅、側壁スペーサーマスク７の間隔が小さいほど大きくなるため、形成するパターンの寸法が微細になるほど側壁スペーサーマスク７が倒れたり変形したりし易くなることになる。このため、本実施の形態は、微細なパターンを形成する場合に、特に効果を発揮する。
〔第２の実施の形態〕
本実施の形態は、複数の芯材のうちの一部を除去せずに残す点において、第１の実施の形態と異なる。なお、第１の実施の形態と同様の点については、説明を省略または簡略化する。
本実施の形態は、複数の芯材のうちの一部を除去せずに残す点において、第１の実施の形態と異なる。なお、第１の実施の形態と同様の点については、説明を省略または簡略化する。
図３（ａ）〜（ｄ）は、本発明の第２の実施の形態に係る半導体装置の製造工程を示す断面図である。
まず、図３（ａ）に示すように、図１Ａ（ｄ）に示した第２の膜５を形成するまでの工程を第１の実施の形態と同様に行う。ここで、図中の左側の芯材を芯材４ａ、右側の芯材を芯材４ｂとする。
次に、図３（ｂ）に示すように、芯材４ａを除去して第２の膜５に囲まれた空隙６を形成し、芯材４ｂは除去せずに残す。
図４は、芯材除去孔８を第２の膜５に形成した段階における、半導体装置の配線コンタクト用のパッド部となる領域を模式的に示す上面図である。ここで、図３（ａ）〜（ｄ）に示す断面図は、図４の鎖線III−IIIにおける切断面を矢印の方向に見た断面に対応している。なお、図４に示した各部材のパターンは一例であり、本実施の形態はこれに限られるものではない。
図４に示すように、芯材除去孔８は、芯材４ａ上の第２の膜５に形成され、芯材４ｂ上の第２の膜５には形成されない。具体的には、リソグラフィー法により芯材４ａ上に孔を有し、芯材４ｂ上に孔を有しないレジストのパターンを形成した後、ＲＩＥ法により第２の膜５にレジストのパターンを転写すればよい。
芯材除去孔８を形成した後、芯材除去孔８を介して芯材４ａを選択的に除去することにより、図３（ｂ）に示した状態になる。
次に、図３（ｃ）に示すように、ＲＩＥ法等により、第２の膜５を空隙６および芯材４ｂの側面に位置する部分を残して除去し、側壁スペーサーマスク７ａ、７ｂに加工する。
この第２の膜５を側壁スペーサーマスク７ａ、７ｂに加工する工程においては、ウェット処理を用いないため、薬液が側壁スペーサーマスク７ａの間に入り込み、表面張力により側壁スペーサーマスク７ａが倒れたり変形したりするおそれがない。また、側壁スペーサーマスク７ｂの間の芯材４ｂは除去されておらず、側壁スペーサーマスク７ｂが変形するおそれもない。
次に、図３（ｄ）に示すように、側壁スペーサーマスク７ａ、７ｂおよび芯材４ｂをマスクとして用いて被加工膜１にエッチングを施し、パターンを転写する。ここで、側壁スペーサーマスク７ａにより形成されるパターンと、側壁スペーサーマスク７ｂと芯材４ｂにより形成されるパターンは異なる幅を有するので、例えば、側壁スペーサーマスク７ａにより形成される細幅パターンをフラッシュメモリのスタックゲートとし、側壁スペーサーマスク７ｂと芯材４ｂにより形成される太幅パターンがフラッシュメモリの選択ゲートや周辺回路領域のゲートに適用され得る。
（第２の実施の形態の効果）
この第２の実施の形態によれば、複数の芯材のうちの一部（芯材４ｂ）を除去せずに残すことにより、残した芯材（芯材４ｂ）をマスクとして用いて、幅の異なる複数のパターンを被加工膜１に転写することができる。このとき、芯材を除去するための孔を設ける際のリソグラフィーで形成されるレジストのパターンをそのまま利用して、半導体基板上に細幅パターンと太幅パターンを作り分けることが可能となる。
この第２の実施の形態によれば、複数の芯材のうちの一部（芯材４ｂ）を除去せずに残すことにより、残した芯材（芯材４ｂ）をマスクとして用いて、幅の異なる複数のパターンを被加工膜１に転写することができる。このとき、芯材を除去するための孔を設ける際のリソグラフィーで形成されるレジストのパターンをそのまま利用して、半導体基板上に細幅パターンと太幅パターンを作り分けることが可能となる。
〔他の実施の形態〕
本発明は、上記各実施の形態に限定されず、発明の主旨を逸脱しない範囲内において種々変形実施が可能である。
本発明は、上記各実施の形態に限定されず、発明の主旨を逸脱しない範囲内において種々変形実施が可能である。
また、発明の主旨を逸脱しない範囲内において上記各実施の形態の構成要素を任意に組み合わせることができる。
１ 被加工膜。 ２ 第１の膜。 ４、４ａ、４ｂ 芯材。 ５ 第２の膜。 ７、７ａ、７ｂ 側壁スペーサーマスク。 ８ 芯材除去孔。
Claims (5)
- 被加工材上に芯材を形成する工程と、
前記芯材の上面および側面を覆うように被覆膜を形成する工程と、
前記被覆膜を形成した後、前記芯材を除去する工程と、
前記芯材を除去した後、前記被覆膜を前記芯材の側面に位置していた部分を残して除去し、側壁スペーサーマスクに加工する工程と、
前記側壁スペーサーマスクをマスクとして用いて、前記被加工材をエッチング加工する工程と、
を含むことを特徴とする半導体装置の製造方法。 - 前記芯材を除去する工程は、前記被覆膜に芯材除去孔を形成し、前記芯材除去孔を介して前記芯材を除去する工程を含むことを特徴とする請求項１に記載の半導体装置の製造方法。
- 前記芯材除去孔は、前記芯材の上面の直上の領域内に形成されることを特徴とする請求項２に記載の半導体装置の製造方法。
- 前記被加工材上に前記芯材とともに他の芯材を形成し、
前記芯材および前記他の芯材の上面および側面を覆うように前記被覆膜を形成し、
前記被覆膜を形成した後、前記他の芯材を残して前記芯材を除去し、
前記芯材を除去した後、前記被覆膜を前記芯材の側面に位置していた部分および前記他の芯材の側面に位置する部分を残して除去し、側壁スペーサーマスクに加工する、
ことを特徴とする請求項１から３のいずれかに記載の半導体装置の製造方法。 - 前記芯材を除去する工程は、前記芯材および前記他の芯材の上面および側面を覆う前記被覆膜のうち、前記芯材上の前記被覆膜に選択的に芯材除去孔を形成し、選択的に形成された前記芯材除去孔を介して前記芯材を選択的に除去する工程を含むことを特徴とする請求項４に記載の半導体装置の製造方法。
Priority Applications (3)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2008051240A JP4630906B2 (ja) | 2008-02-29 | 2008-02-29 | 半導体装置の製造方法 |
| US12/395,094 US8088689B2 (en) | 2008-02-29 | 2009-02-27 | Method of fabricating semiconductor device |
| KR1020090016754A KR101087311B1 (ko) | 2008-02-29 | 2009-02-27 | 반도체 장치를 제조하는 방법 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2008051240A JP4630906B2 (ja) | 2008-02-29 | 2008-02-29 | 半導体装置の製造方法 |
Publications (3)
| Publication Number | Publication Date |
|---|---|
| JP2009212163A JP2009212163A (ja) | 2009-09-17 |
| JP2009212163A5 JP2009212163A5 (ja) | 2010-04-08 |
| JP4630906B2 true JP4630906B2 (ja) | 2011-02-09 |
Family
ID=41013514
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2008051240A Expired - Fee Related JP4630906B2 (ja) | 2008-02-29 | 2008-02-29 | 半導体装置の製造方法 |
Country Status (3)
| Country | Link |
|---|---|
| US (1) | US8088689B2 (ja) |
| JP (1) | JP4630906B2 (ja) |
| KR (1) | KR101087311B1 (ja) |
Families Citing this family (6)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP5160302B2 (ja) * | 2008-05-19 | 2013-03-13 | 株式会社東芝 | 半導体装置の製造方法 |
| JP5606388B2 (ja) * | 2011-05-13 | 2014-10-15 | 株式会社東芝 | パターン形成方法 |
| JP2013197266A (ja) | 2012-03-19 | 2013-09-30 | Toshiba Corp | 半導体装置およびその製造方法 |
| US9564361B2 (en) * | 2013-09-13 | 2017-02-07 | Qualcomm Incorporated | Reverse self aligned double patterning process for back end of line fabrication of a semiconductor device |
| US9847339B2 (en) * | 2016-04-12 | 2017-12-19 | Macronix International Co., Ltd. | Self-aligned multiple patterning semiconductor device fabrication |
| JP6981945B2 (ja) | 2018-09-13 | 2021-12-17 | 信越化学工業株式会社 | パターン形成方法 |
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| Publication number | Priority date | Publication date | Assignee | Title |
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| JP2006032648A (ja) * | 2004-07-16 | 2006-02-02 | Toshiba Corp | パターン形成方法を含む半導体装置の製造方法 |
| JP2007305970A (ja) * | 2006-04-11 | 2007-11-22 | Toshiba Corp | 集積回路パターンの形成方法 |
Family Cites Families (6)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS6435916A (en) * | 1987-07-31 | 1989-02-07 | Hitachi Ltd | Formation of fine pattern |
| US4838991A (en) | 1987-10-30 | 1989-06-13 | International Business Machines Corporation | Process for defining organic sidewall structures |
| US5328810A (en) * | 1990-05-07 | 1994-07-12 | Micron Technology, Inc. | Method for reducing, by a factor or 2-N, the minimum masking pitch of a photolithographic process |
| US6924191B2 (en) | 2002-06-20 | 2005-08-02 | Applied Materials, Inc. | Method for fabricating a gate structure of a field effect transistor |
| US7253118B2 (en) | 2005-03-15 | 2007-08-07 | Micron Technology, Inc. | Pitch reduced patterns relative to photolithography features |
| JP4921723B2 (ja) | 2005-04-18 | 2012-04-25 | 株式会社東芝 | 半導体装置の製造方法 |
-
2008
- 2008-02-29 JP JP2008051240A patent/JP4630906B2/ja not_active Expired - Fee Related
-
2009
- 2009-02-27 KR KR1020090016754A patent/KR101087311B1/ko not_active IP Right Cessation
- 2009-02-27 US US12/395,094 patent/US8088689B2/en not_active Expired - Fee Related
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| Publication number | Priority date | Publication date | Assignee | Title |
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| JP2006032648A (ja) * | 2004-07-16 | 2006-02-02 | Toshiba Corp | パターン形成方法を含む半導体装置の製造方法 |
| JP2007305970A (ja) * | 2006-04-11 | 2007-11-22 | Toshiba Corp | 集積回路パターンの形成方法 |
Also Published As
| Publication number | Publication date |
|---|---|
| US20090221147A1 (en) | 2009-09-03 |
| US8088689B2 (en) | 2012-01-03 |
| KR101087311B1 (ko) | 2011-11-25 |
| KR20090093869A (ko) | 2009-09-02 |
| JP2009212163A (ja) | 2009-09-17 |
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