CN1881534A - 制造闪存器件的浮动栅的方法 - Google Patents
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- 238000007667 floating Methods 0.000 title claims abstract description 51
- 238000004519 manufacturing process Methods 0.000 title description 4
- 229910021420 polycrystalline silicon Inorganic materials 0.000 claims abstract description 63
- 229920005591 polysilicon Polymers 0.000 claims abstract description 63
- 238000005530 etching Methods 0.000 claims abstract description 38
- 238000000034 method Methods 0.000 claims abstract description 32
- 150000004767 nitrides Chemical class 0.000 claims abstract description 28
- 238000000151 deposition Methods 0.000 claims abstract description 17
- 230000008021 deposition Effects 0.000 claims description 12
- 230000003647 oxidation Effects 0.000 claims description 12
- 238000007254 oxidation reaction Methods 0.000 claims description 12
- 239000000758 substrate Substances 0.000 claims description 12
- CPELXLSAUQHCOX-UHFFFAOYSA-N Hydrogen bromide Chemical compound Br CPELXLSAUQHCOX-UHFFFAOYSA-N 0.000 claims description 10
- 238000005516 engineering process Methods 0.000 claims description 10
- 239000004065 semiconductor Substances 0.000 claims description 10
- 239000000126 substance Substances 0.000 claims description 10
- 239000007789 gas Substances 0.000 claims description 8
- QVGXLLKOCUKJST-UHFFFAOYSA-N atomic oxygen Chemical compound [O] QVGXLLKOCUKJST-UHFFFAOYSA-N 0.000 claims description 5
- 239000000460 chlorine Substances 0.000 claims description 5
- 239000001301 oxygen Substances 0.000 claims description 5
- 229910052760 oxygen Inorganic materials 0.000 claims description 5
- 238000003631 wet chemical etching Methods 0.000 claims description 5
- NBIIXXVUZAFLBC-UHFFFAOYSA-N Phosphoric acid Chemical compound OP(O)(O)=O NBIIXXVUZAFLBC-UHFFFAOYSA-N 0.000 claims description 4
- 229910000042 hydrogen bromide Inorganic materials 0.000 claims description 4
- 229910052801 chlorine Inorganic materials 0.000 claims description 3
- 238000004544 sputter deposition Methods 0.000 claims description 3
- DDFHBQSCUXNBSA-UHFFFAOYSA-N 5-(5-carboxythiophen-2-yl)thiophene-2-carboxylic acid Chemical compound S1C(C(=O)O)=CC=C1C1=CC=C(C(O)=O)S1 DDFHBQSCUXNBSA-UHFFFAOYSA-N 0.000 claims description 2
- KRHYYFGTRYWZRS-UHFFFAOYSA-N Fluorane Chemical compound F KRHYYFGTRYWZRS-UHFFFAOYSA-N 0.000 claims description 2
- 229910000147 aluminium phosphate Inorganic materials 0.000 claims description 2
- 230000002708 enhancing effect Effects 0.000 claims description 2
- 239000000203 mixture Substances 0.000 claims 3
- ZAMOUSCENKQFHK-UHFFFAOYSA-N Chlorine atom Chemical compound [Cl] ZAMOUSCENKQFHK-UHFFFAOYSA-N 0.000 claims 2
- 229910000040 hydrogen fluoride Inorganic materials 0.000 claims 1
- 239000011800 void material Substances 0.000 abstract 1
- 229920002120 photoresistant polymer Polymers 0.000 description 6
- 230000015572 biosynthetic process Effects 0.000 description 4
- 230000008569 process Effects 0.000 description 4
- XUIMIQQOPSSXEZ-UHFFFAOYSA-N Silicon Chemical compound [Si] XUIMIQQOPSSXEZ-UHFFFAOYSA-N 0.000 description 3
- 230000003667 anti-reflective effect Effects 0.000 description 3
- 229910052710 silicon Inorganic materials 0.000 description 3
- 239000010703 silicon Substances 0.000 description 3
- 238000004140 cleaning Methods 0.000 description 2
- 238000001312 dry etching Methods 0.000 description 2
- 238000005498 polishing Methods 0.000 description 2
- KZBUYRJDOAKODT-UHFFFAOYSA-N Chlorine Chemical compound ClCl KZBUYRJDOAKODT-UHFFFAOYSA-N 0.000 description 1
- ISQINHMJILFLAQ-UHFFFAOYSA-N argon hydrofluoride Chemical compound F.[Ar] ISQINHMJILFLAQ-UHFFFAOYSA-N 0.000 description 1
- 230000004888 barrier function Effects 0.000 description 1
- 230000008878 coupling Effects 0.000 description 1
- 238000010168 coupling process Methods 0.000 description 1
- 238000005859 coupling reaction Methods 0.000 description 1
- 239000013078 crystal Substances 0.000 description 1
- 230000002950 deficient Effects 0.000 description 1
- 239000000463 material Substances 0.000 description 1
- 230000004048 modification Effects 0.000 description 1
- 238000012986 modification Methods 0.000 description 1
- 238000005406 washing Methods 0.000 description 1
- 238000001039 wet etching Methods 0.000 description 1
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-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10B—ELECTRONIC MEMORY DEVICES
- H10B41/00—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates
- H10B41/30—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates characterised by the memory core region
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- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
- H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
- H01L21/76—Making of isolation regions between components
- H01L21/762—Dielectric regions, e.g. EPIC dielectric isolation, LOCOS; Trench refilling techniques, SOI technology, use of channel stoppers
- H01L21/76224—Dielectric regions, e.g. EPIC dielectric isolation, LOCOS; Trench refilling techniques, SOI technology, use of channel stoppers using trench refilling with dielectric materials
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- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
- H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
- H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
- H01L21/30—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26
- H01L21/31—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26 to form insulating layers thereon, e.g. for masking or by using photolithographic techniques; After treatment of these layers; Selection of materials for these layers
- H01L21/3105—After-treatment
- H01L21/31051—Planarisation of the insulating layers
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/66007—Multistep manufacturing processes
- H01L29/66075—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials
- H01L29/66227—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials the devices being controllable only by the electric current supplied or the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched, e.g. three-terminal devices
- H01L29/66409—Unipolar field-effect transistors
- H01L29/66477—Unipolar field-effect transistors with an insulated gate, i.e. MISFET
- H01L29/66825—Unipolar field-effect transistors with an insulated gate, i.e. MISFET with a floating gate
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
- H01L29/76—Unipolar devices, e.g. field effect transistors
- H01L29/772—Field effect transistors
- H01L29/78—Field effect transistors with field effect produced by an insulated gate
- H01L29/788—Field effect transistors with field effect produced by an insulated gate with floating gate
- H01L29/7881—Programmable transistors with only two possible levels of programmation
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10B—ELECTRONIC MEMORY DEVICES
- H10B69/00—Erasable-and-programmable ROM [EPROM] devices not provided for in groups H10B41/00 - H10B63/00, e.g. ultraviolet erasable-and-programmable ROM [UVEPROM] devices
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- Engineering & Computer Science (AREA)
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- General Physics & Mathematics (AREA)
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Abstract
一种形成闪存器件的浮动栅的方法，其中使用两个或更多的蚀刻步骤来剥离硬掩模氮化物膜。因而，当沉积浮动栅多晶硅膜时可以防止缝隙。此外，浮动栅多晶硅膜可被毯式蚀刻以制出圆化的浮动栅多晶硅膜的上边缘部分。以这种方式，当沉积控制栅多晶硅时可以防止空隙。
Description
技术领域
本发明涉及一种制作闪存器件的方法，并更为具体地，涉及一种形成闪存器件的自对准浮动栅的方法。
背景技术
在70nm或更小的NAND闪存器件中，如果在隔离膜(ISO)形成后沉积浮动栅多晶硅膜，然后利用蚀刻工艺形成浮动栅，则由于短掩模(shortmask)覆盖浮动栅多晶硅膜的余量，在ISO和浮动栅之间可能出现短路。因为在ISO和浮动栅之间的距离太小，所以也可能出现器件驱动错误。
为了避免这个缺点，已应用了自对准浮动栅形成方法，在该方法中当形成ISO图案时，浮动栅多晶硅膜和ISO可自然地自对准而无需使用用于浮动栅多晶硅膜的掩模工艺。
图1A和图1B是现有技术的NAND闪存器件的浮动栅的横截面视图。
浮动栅多晶硅膜16的厚度必须至少500以形成自对准浮动栅。为将浮动栅多晶硅膜16的厚度维持在至少500的值，在蚀刻ISO之前硬掩模氮化物膜(未示出)的厚度必须在至少1000，以适应随后的多晶硅化学机械抛光(CMP)工艺。
此外，在蚀刻ISO时，硬掩模氮化物膜的蚀刻轮廓倾斜不是完全的90°。因而，在高密度等离子体(HDP)氧化物膜14沉积在沟槽内后执行CMP工艺。此后，当硬掩模氮化物膜(未示出)通过湿蚀刻工艺而剥离时，随后沉积的浮动栅多晶硅膜16在硅衬底10上的隧道氧化物膜12上变为负轮廓，如图1A中所示，而硬掩模氮化物膜通过湿化学工艺而剥离。
浮动栅多晶硅膜16的负轮廓在清洗工艺中变得扩大，并在多晶硅沉积时导致缝或空隙。如图1B中所示的缝隙或空隙在多晶硅CMP工艺期间暴露，缝隙或空隙因此也影响了随后的沉积工艺(即，氧化物-氮化物-氧化物(ONO)膜的沉积)。因此，在蚀刻器件来形成浮动栅模块时因为沉积在缝隙或空隙部分的材料作为残余物而留下，所以出现了问题。
发明内容
本发明的一个实施例涉及一种制作闪存器件的方法，当使用至少两个湿化学蚀刻步骤通过剥离硬掩模氮化物膜来沉积浮动栅多晶硅膜时，这种方法可防止缝隙的形成。
本发明的另一个实施例涉及一种制作闪存器件的方法，当以这种方式沉积控制栅多晶硅，使得浮动栅多晶硅膜的上边缘部分通过毯式蚀刻(blanket-etching)浮动栅多晶硅膜而被圆化时，本方法可防止空隙的形成。
一种形成闪存器件浮动栅的方法，包括下列步骤：在半导体衬底上顺序地沉积屏蔽氧化物膜、硬掩模氮化物膜、硬掩模缓冲氧化物膜和硬掩模多晶硅膜，然后执行图案化工艺来暴露半导体衬底；蚀刻暴露的半导体衬底来形成沟槽，同时去除硬掩模多晶硅膜；在包括沟槽内部的整个结构上沉积高密度等离子体氧化物膜，然后使用硬掩模氮化物膜作为蚀刻停止，剥离高密度等离子体氧化物膜和硬掩模缓冲氧化物膜；使用至少两个湿化学蚀刻步骤剥离硬掩模氮化物膜；在剥离屏蔽氧化物膜后，沉积隧道氧化物膜，然后在包括隧道氧化物膜的整个结构上沉积浮动栅多晶硅膜；以及，部分地去除在沟槽内的高密度等离子体氧化物膜，以在其中产生凹陷，然后圆化浮动栅多晶硅膜的上边缘，该上边缘通过凹陷的产生而暴露。
附图说明
当结合附图考虑时，通过参考下列详细的描述，对本发明更为彻底的理解和其许多附加的优点将变得更显而易见。
图1A和图1B是现有技术中的NAND闪存器件的浮动栅的横截面视图；以及
图2A至图2J是图示根据本发明的一个实施例形成闪存器件的浮动栅的方法的横截面视图。
具体实施方式
在此详细的描述中，只示出并描述了本发明的某些说明性实施例。如本领域技术人员将认识到的，在不离开本发明的精神或范围内，所描述的实施例可以不同方式修改。因而，附图和描述实际上应被认为是说明性而非限制性的。全文中类似的参考数字指明类似的元件。
图2A至图2J是图示根据本发明的一个实施例形成闪存器件的浮动栅的方法的横截面视图。
参考图2A，屏蔽(screen)氧化物膜110、硬掩模氮化物膜112、硬掩模缓冲氧化物膜114、硬掩模多晶硅膜116、抗反射膜118和光致抗蚀剂图案120顺序地形成在半导体衬底100上。抗反射膜118使用光致抗蚀剂图案120作为蚀刻掩模来蚀刻。图2A中所示的硬掩模膜112、114和116描绘了三层硬掩模方法，该方法用于在氟化氩(ArF)光致抗蚀剂条件下将氮化物膜蚀刻到1000或更多的厚度，而不在硬掩模氮化物膜的顶表面上产生缺陷。未掺杂的无定形多晶硅可用作硬掩模多晶硅膜116。
参考图2B，使用光致抗蚀剂图案120作为蚀刻掩模来蚀刻硬掩模多晶硅膜116。氯(Cl2)、溴化氢(HBr)和氧(O2)的组合可用作硬掩模多晶硅膜的蚀刻气体。此外，光致抗蚀剂具有高的选择性，使得即使蚀刻了50％或更多的硬掩模多晶硅膜，硬掩模多晶硅膜的顶表面也不受损坏。在蚀刻硬掩模多晶硅膜后，剥离光致抗蚀剂图案120和抗反射膜118。然后执行清洗工艺。
参考图2C，使用硬掩模多晶硅膜116作为蚀刻掩模，顺序地蚀刻硬掩模缓冲氧化物膜114、硬掩模氮化物膜112和屏蔽氧化物110。蚀刻硬掩模氮化物膜112，以产生对于硬掩模氮化物膜112至少85°的倾斜角，使得临界尺度(CD)不超过10nm。
此后，使用剩余的硬掩模多晶硅膜116和剩余的硬掩模缓冲氧化物膜114作为阻挡来蚀刻暴露的硅衬底100，由此形成用于形成ISO的沟槽。这时，沟槽轮廓角选择为不大于87°，以便于随后的沟槽填充。溴化氢(HBr)和氧(O2)的组合用作蚀刻气体来维持不大于87°的沟槽轮廓角。当蚀刻半导体衬底100来形成沟槽时，硬掩模多晶硅膜116也被蚀刻和剥离。
参考图2D，HDP氧化物膜122沉积在包括沟槽内部的整个结构上。HDP氧化物膜122利用CMP工艺抛光。因为HDP氧化物膜122使用硬掩模氮化物膜112作为蚀刻停止来抛光，硬掩模缓冲氧化物膜114也被剥离。
参考图2E和图2F，使用至少两个湿化学蚀刻步骤来剥离硬掩模氮化物膜112。特定地，硬掩模氮化物膜112首先使用氟化铵(NH4F)和氟化氢(HF)化学溶液来蚀刻，其次使用磷酸(H3PO4)化学溶液来蚀刻。这些蚀刻工艺重复执行，以剥离硬掩模氮化物膜112。硬掩模氮化物膜112被多次剥离以产生上空间，浮动栅多晶硅膜将被填充在所述上空间中。
如上所述，如果如图2F中所示使用至少两个湿化学蚀刻步骤来剥离硬掩模氮化物膜112，则在浮动栅多晶硅膜沉积后不会产生缝隙。
参考图2G和2H，在屏蔽氧化物膜110剥离后，利用预清洗步骤，浮动栅将形成于其中的空间被加宽。此后，隧道氧化物膜124沉积在暴露的半导体衬底100上。在浮动栅多晶硅膜126沉积在整个结构上后，如图2H中所示利用CMP工艺抛光整个表面。
参考图2I，使用干蚀刻气体部分地去除HDP氧化物膜122以产生凹陷。这时，使用具有相对于HDP氧化物膜122的高多晶硅选择性的干蚀刻气体，可最小化HDP氧化物膜122的损失。
参考图2J，利用毯式蚀刻步骤来圆化浮动栅多晶硅膜126的上边缘，以保证用于沉积控制栅多晶硅(未示出)的正空间(positive space)。当毯式蚀刻浮动栅多晶硅膜126时，HBr、Cl2和O2的组合可用作蚀刻气体。关于蚀刻选择性，维持了相对于氧化物膜122的高多晶硅蚀刻选择性(即，HDP氧化物膜与多晶硅的选择性比率是1∶5或更多)。
在毯式蚀刻步骤中，利用化学溅射工艺来蚀刻浮动栅多晶硅膜126的上边缘，该化学溅射工艺具有增强的溅射特征而不是化学特征。因此，有可能最小化浮动栅多晶硅膜126的上边缘的损失。此外，通过第一次只蚀刻浮动栅多晶硅膜126的上边缘，可最小化浮动栅和控制栅之间的耦合率的减少。
如果控制栅多晶硅的上边缘如上所述地被圆化，则当控制栅多晶硅沉积时不会产生空隙。
如上所述，根据本发明的一个实施例，虽然当制造70nm或更小的器件时浮动栅多晶硅膜的厚度为至少500或更多，但当沉积浮动栅多晶硅膜时可以防止缝隙形成。还可能当沉积控制栅多晶硅时防止空隙形成。
结果，由于浮动栅多晶硅膜的厚度可维持在500或更多，所以可增大ONO电介质膜将在其中形成的区域。
虽然结合目前被认为是实际说明性的实施例描述了本发明，但应理解，本发明不限于公开的实施例，而相反，本发明旨在覆盖包括在所附权利要求的精神和范围中的各种修改和等效设置。
Claims (13)
1.一种形成闪存器件的浮动栅的方法，所述方法包括下列步骤：
在半导体衬底上顺序地沉积屏蔽氧化物膜、硬掩模氮化物膜、硬掩模缓冲氧化物膜和硬掩模多晶硅膜，然后执行图案化工艺以暴露所述半导体衬底；
蚀刻所述暴露的半导体衬底以形成沟槽，同时去除所述硬掩模多晶硅膜；
在包括所述沟槽内部的整个结构上沉积高密度等离子体氧化物膜，然后使用所述硬掩模氮化物膜作为蚀刻停止来剥离所述高密度等离子体氧化物膜和所述硬掩模缓冲氧化物膜；
使用至少两个湿化学蚀刻步骤来剥离所述硬掩模氮化物膜；
在剥离所述屏蔽氧化物膜后，沉积隧道氧化物膜，然后在包括所述隧道氧化物膜的整个结构上沉积浮动栅多晶硅膜；以及，
部分地去除在所述沟槽内的高密度等离子体氧化物膜以在其中产生凹陷，然后圆化所述浮动栅多晶硅膜的上边缘，所述上边缘通过凹陷的产生而暴露。
2.如权利要求1的方法，还包括在剥离所述屏蔽氧化物膜后执行预清洗的步骤。
3.如权利要求1的方法，包括将所述硬掩模氮化物膜沉积到1000的厚度。
4.如权利要求1的方法，其中所述硬掩模多晶硅膜包括未掺杂的无定形多晶硅。
5.如权利要求1的方法，包括使用氯、溴化氢和氧的混合物作为用于所述硬掩模多晶硅膜的蚀刻气体。
6.如权利要求1的方法，包括蚀刻所述硬掩模氮化物膜以产生对于所述硬掩模氮化物膜至少85°的倾斜角。
7.如权利要求1的方法，包括形成具有不大于87°的沟槽轮廓角的所述沟槽。
8.如权利要求1的方法，包括通过使用溴化氢和氧的混合物作为蚀刻气体来蚀刻所述半导体衬底。
9.如权利要求1的方法，包括首先使用氟化铵/氟化氢化学溶液以及其次使用磷酸化学溶液来蚀刻所述硬掩模氮化物膜。
10.如权利要求1的方法，包括毯式蚀刻所述浮动栅多晶硅膜的上边缘。
11.如权利要求1的方法，包括使用氯、溴化氢和氧的混合物作为蚀刻气体来蚀刻所述浮动栅多晶硅膜的上边缘。
12.如权利要求1的方法，其中当蚀刻所述浮动栅多晶硅的上边缘时，所述高密度等离子体氧化物膜与多晶硅膜的选择性比率为至少1∶5。
13.如权利要求1的方法，包括利用具有增强溅射特征的化学溅射工艺来蚀刻所述浮动栅多晶硅膜的上边缘。
Applications Claiming Priority (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR1020050050266A KR100784083B1 (ko) | 2005-06-13 | 2005-06-13 | 플래시 메모리 소자의 플로팅 게이트 형성방법 |
| KR1020050050266 | 2005-06-13 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| CN1881534A true CN1881534A (zh) | 2006-12-20 |
| CN100407376C CN100407376C (zh) | 2008-07-30 |
Family
ID=37519668
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| CN2006100784387A Expired - Fee Related CN100407376C (zh) | 2005-06-13 | 2006-05-26 | 制造闪存器件的浮置栅的方法 |
Country Status (4)
| Country | Link |
|---|---|
| US (1) | US7297593B2 (zh) |
| JP (1) | JP5020539B2 (zh) |
| KR (1) | KR100784083B1 (zh) |
| CN (1) | CN100407376C (zh) |
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| FR2806834B1 (fr) | 2000-03-24 | 2003-09-12 | St Microelectronics Sa | Procede de formation de zone isolante |
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| Publication number | Publication date |
|---|---|
| KR20060129668A (ko) | 2006-12-18 |
| CN100407376C (zh) | 2008-07-30 |
| JP2006352091A (ja) | 2006-12-28 |
| US20060281261A1 (en) | 2006-12-14 |
| US7297593B2 (en) | 2007-11-20 |
| KR100784083B1 (ko) | 2007-12-10 |
| JP5020539B2 (ja) | 2012-09-05 |
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Legal Events
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| C10 | Entry into substantive examination | ||
| SE01 | Entry into force of request for substantive examination | ||
| C14 | Grant of patent or utility model | ||
| GR01 | Patent grant | ||
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