CN1770428A - 制造快闪存储器件的方法 - Google Patents
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Abstract
本发明涉及一种制造快闪存储器件的方法。依据本发明，根据图案密度分开实施沟槽形成工艺及壁氧化物膜形成工艺，并以不同厚度形成壁氧化物膜。因此，可防止壁氧化工艺中因隧道氧化物膜的微笑现象所造成的壁氧化物膜的厚度的增加，并因而可改善器件的可靠度。
Description
技术领域
本发明涉及一种制造快闪存储器件的方法。更特别地，本发明涉及一种制造NAND型快闪存储器件的方法，其中依据图案密度分开实施沟槽形成工艺及壁氧化物膜形成工艺，并以不同厚度形成壁氧化物膜，以此方式防止了壁氧化工艺中因隧道氧化物膜的微笑现象(smiling phenomenon)造成的壁氧化物膜厚度的增加。
背景技术
0.07微米以下的NAND型快闪存储器件中的隔离膜的形成工艺中所要考虑的最重要因素可包括倚靠浮置栅的隧道氧化物膜的膜品质的确保及对准方法。基于此目的，在现有技术中，首先使用多晶硅膜来确保下栅极轮廓，然后实施一元件隔离工艺以确保该隧道氧化物膜的膜品质。以自对准方式形成隔离膜及浮置栅。
将在下面简略描述制造快闪存储器件的此方法。在一半导体衬底上依序形成一隧道氧化物膜、一多晶硅膜及一硬掩模膜。使用利用隔离掩模的光刻工艺及蚀刻工艺来图案化该硬掩模膜。接下来，使用该图案化的硬掩模膜作为掩模来蚀刻该多晶硅膜及该隧道氧化物膜，然后以一给定深度来蚀刻该半导体衬底，因而形成一沟槽。当在该沟槽中形成壁氧化物膜及衬垫氧化物膜之后，使用氧化物膜来掩埋该沟槽，因而形成一隔离膜。之后，在去除该硬掩模膜后，形成及然后图案化多晶硅膜，从而形成浮置栅。
在上述工艺中，该沟槽形成工艺及该壁氧化物膜形成工艺同时在单元区域及周边电路区域中实施，而不管图案密度如何。再者，该壁氧化工艺是一必须适当地及充分地实施的工艺，以改善ISB故障及圆丘特性(humpcharacteristics)并去除用以形成该沟槽的干蚀刻中该半导体衬底的表面损害所造成的漏电电流。因此，壁氧化物膜必须根据该图案密度为粗略(coarse)的区域以充分厚度来形成。然而，如果该壁氧化物膜根据该图案密度为粗略的区域(特别是具有大栅极尺寸的周边电路区域)来形成，则在图案密度紧密的区域(特别是该栅极的尺寸变小的单元区域)中该壁氧化工艺会产生该隧道氧化物膜的侧面微笑现象(side smiling phenomenon)。因此，会有该隧道氧化物膜的厚度增加且该隧道氧化物膜的膜品质下降的问题。在藉由后续工艺形成介电膜之后，此问题在退火工艺及再氧化工艺中会变得更严重。隧道氧化物膜的厚度的增加会造成读取及写入操作的失败，读取及写入操作是NAND型快闪存储器件的最基本的器件特性。
热处理造成的隧道氧化物膜的厚度的增加对具有较小栅极尺寸的器件具有较大影响。再者，如果该浮置栅的尺寸小于该有源区的尺寸，则随着隧道效应并入该微笑效应，该隧道氧化物膜的厚度会进一步增加。
发明内容
因此，鉴于上述问题提出本发明，且本发明的一目的在于提供一种制造快闪存储器件的方法，其中可防止壁氧化工艺造成的隧道氧化物膜的厚度的增加，从而提高器件的可靠度。
本发明的另一目的在于提供一种制造快闪存储器件的方法，其中依据图案密度分开实施沟槽形成工艺及壁氧化物膜形成工艺并以不同厚度形成壁氧化物膜，以此方式可防止壁氧化工艺造成的隧道氧化物膜的厚度的增加，从而提高该器件的可靠度。
为了达成上述目的，依据本发明的一实施例，提供一种制造快闪存储器件的方法，其包括步骤：依序在一半导体衬底上形成一隧道氧化物膜、一多晶硅膜及一硬掩模膜，其中在该半导体衬底中界定有一第一区域及一第二区域；蚀刻在该第二区域中的该硬掩模膜、该多晶硅膜及该隧道氧化物膜的一预定区域，然后以一给定深度蚀刻该半导体衬底以形成第一沟槽；在该第一沟槽上形成第一壁氧化物膜；在整个表面上形成第一绝缘膜，以便掩埋该第一沟槽；蚀刻在该第一区域中的该硬掩模膜、该多晶硅膜及该隧道氧化物膜的一预定区域，然后以一给定深度蚀刻该半导体衬底以形成第二沟槽；在该第二沟槽上形成第二壁氧化物膜；在整个表面上形成第二绝缘膜，以便掩埋该第二沟槽；以及抛光该第一及第二绝缘膜，然后去除该硬掩模膜。
该第一区域是图案密度紧密的区域，该第二区域是图案密度为粗略的区域。
该第一区域是单元区域，该第二区域是周边电路区域。
该第一区域是栅极尺寸小的区域，该第二区域是栅极尺寸大的区域。
该第一壁氧化物膜形成来比该第二壁氧化物膜厚。
该第一壁氧化物膜形成为30-60厚，该第二壁氧化物膜形成为10-30厚。
该第一及第二壁氧化物膜在750-850℃的温度，通过干式氧化工艺形成。
该第一及第二绝缘膜包括高密度等离子体(HDP)氧化物膜。
依据本发明的另一实施例，提供一种制造快闪存储器件的方法，其中：在一半导体衬底上的一预定区域中形成沟槽；在沟槽上形成壁氧化物膜；以及以绝缘膜来掩埋沟槽，其中，沟槽依据图案密度通过不同工序形成，且壁氧化物膜以不同厚度形成。
在图案密度为粗略的区域中所形成的壁氧化物膜比在该图案密度为紧密的区域中所形成的壁氧化物膜厚。
附图说明
图1A至1F是剖面图，依序显示用以实施依据本发明的制造快闪存储器件的方法的工艺步骤。
附图标记说明
11 半导体衬底 12 隧道氧化物膜
13 多晶硅膜 14 硬掩模膜
15 第一光致抗蚀剂膜 16 第一壁氧化物膜
17 第一绝缘膜 18 第二光致抗蚀剂膜
19 第二壁氧化物膜 20 第二绝缘膜
具体实施方式
现在，将配合附图来描述依据本发明的优选实施例。
图1A至1F是剖面图，依序显示用以实施依据本发明的制造快闪存储器件的方法的工艺步骤。
参考图1A，在一半导体衬底11上依序形成隧道氧化物膜12、多晶硅膜13及硬掩模膜14，该半导体衬底中界定有图案密度紧密的区域A及图案密度粗略的区域B。然后，形成第一光致抗蚀剂膜15。此时，图案密度紧密的区域A是栅极尺寸小的单元区域，图案密度粗略的区域B是栅极尺寸大的周边电路区域。接下来，图案化图案密度粗略的区域B中的第一光致抗蚀剂膜15。
参考图1B，使用图案密度粗略的区域B中的图案化的第一光致抗蚀剂膜15作为掩模来蚀刻该硬掩模膜14、该多晶硅膜13及该隧道氧化物膜12，因而暴露该半导体衬底11。然后，以一给定深度藉由一蚀刻工艺来蚀刻该半导体衬底11，因而形成第一沟槽。在去除该第一光致抗蚀剂膜15之后，藉由氧化工艺在该第一沟槽上形成第一壁氧化物膜16，然后形成一衬垫氧化物膜(未显示)。
此时，该第一壁氧化物膜16在750至850℃的一温度藉由一干式氧化工艺形成至30-60厚。之后，形成第一绝缘膜17，例如HDP(高密度等离子体)氧化物膜，从而掩埋该第一沟槽。此时，即使藉由壁氧化工艺，也不会在图案密度粗略的区域B中产生隧道氧化物膜12的微笑现象(smilingphenomenon)。因此，不会增加隧道氧化物膜12的厚度。同时，当形成该第一绝缘膜17，从而掩埋图案密度粗略的区域B中的第一沟槽时，会以一给定厚度在图案密度紧密的区域A中的硬掩模膜14上形成该第一绝缘膜17。
参考图1C，在第二光致抗蚀剂膜18形成在整个表面上之后，图案化区域A中的第二光致抗蚀剂膜18，在区域A中图案密度紧密且栅极尺寸小。
参考图1D，使用图案化的第二光致抗蚀剂膜18作为掩模，蚀刻图案密度紧密的区域A中的该第一绝缘膜17、该硬掩模膜14、该多晶硅膜13及该隧道氧化物膜12，从而暴露该半导体衬底11。然后，通过蚀刻工艺以一给定深度蚀刻该半导体衬底11，因而形成一第二沟槽。在去除该第二光致抗蚀剂膜18之后，借助一氧化工艺在图案密度紧密的区域A中的第二沟槽上形成第二壁氧化物膜19，然后形成衬垫氧化物膜(未显示)。此时，优选的是，图案密度紧密的区域A中的第二沟槽上形成的第二壁氧化物膜19具有比图案密度粗略的区域B中的第一沟槽上形成的第一壁氧化物膜16薄的厚度。例如，该第二壁氧化物膜19在750至850℃的一温度藉由一干式氧化工艺形成至10-30厚。再者，形成一第二绝缘膜20，例如HDP氧化物膜，从而掩埋该第二沟槽。
参考图1E，通过CMP(化学机械抛光)来抛光该第一绝缘膜17及该第二绝缘膜20，然后通过使用磷酸(H3PO4)溶液的湿式蚀刻工艺来去除该硬掩模膜14。
参考图1F，蚀刻该第一及第二绝缘膜17和20至不暴露该隧道氧化物膜12的厚度，因而形成一隔离膜。
如上所述，依据本发明，根据图案密度分开实施沟槽形成工艺及壁氧化物膜形成工艺，并以不同厚度形成壁氧化物膜。因此，可防止壁氧化工艺所造成的隧道氧化物膜的微笑现象导致的壁氧化物膜厚度的增加，因而可改善器件的可靠度。
虽然已经参照优选实施例进行了上述说明，但是可了解的是，本领域技术人员在不脱离本发明及所附权利要求的精神及范围的情况下可实施对本发明的变更及修改。
Claims (10)
1.一种制造快闪存储器件的方法，包括步骤：
在半导体衬底上顺序形成隧道氧化物膜、多晶硅膜及硬掩模膜，其中在该半导体衬底中界定有第一区域和第二区域；
蚀刻该第二区域中的该硬掩模膜、该多晶硅膜及该隧道氧化物膜的一预定区域，然后以一给定深度蚀刻该半导体衬底，从而形成第一沟槽；
在该第一沟槽上形成第一壁氧化物膜；
在整个表面上形成第一绝缘膜，从而掩埋该第一沟槽；
蚀刻该第一区域中的该硬掩模膜、该多晶硅膜及该隧道氧化物膜的一预定区域，然后以一给定深度蚀刻该半导体衬底，从而形成第二沟槽；
在该第二沟槽上形成第二壁氧化物膜；
在整个表面上形成第二绝缘膜，从而掩埋该第二沟槽；以及
抛光该第一和第二绝缘膜，然后去除该硬掩模膜。
2.如权利要求1所述的方法，其中该第一区域是图案密度紧密的区域，该第二区域是图案密度粗略的区域。
3.如权利要求1所述的方法，其中该第一区域是单元区域，该第二区域是周边电路区域。
4.如权利要求1所述的方法，其中该第一区域是栅极尺寸小的区域，该第二区域是栅极尺寸大的区域。
5.如权利要求1所述的方法，其中该第一壁氧化物膜形成为比该第二壁氧化物膜厚。
6.如权利要求1所述的方法，其中该第一壁氧化物膜形成至30-60厚，该第二壁氧化物膜形成至10-30厚。
7.如权利要求1所述的方法，其中该第一和第二壁氧化物膜在750至850℃范围内的一温度通过干式氧化工艺所形成。
8.如权利要求1所述的方法，其中该第一和第二绝缘膜包括高密度等离子体氧化物膜。
9.一种制造快闪存储器件的方法，其中在半导体衬底上的预定区域中形成沟槽，在所述沟槽上形成壁氧化物膜，以及以绝缘膜来掩埋所述沟槽，
其中，所述沟槽根据图案密度通过不同工序形成，且所述壁氧化物膜以不同厚度形成。
10.如权利要求9所述的方法，其中所述壁氧化物膜在图案密度粗略的区域中比在图案密度紧密的区域中形成得更厚。
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