CN102005375A - 构造浮栅的方法 - Google Patents
构造浮栅的方法 Download PDFInfo
- Publication number
- CN102005375A CN102005375A CN2009101950157A CN200910195015A CN102005375A CN 102005375 A CN102005375 A CN 102005375A CN 2009101950157 A CN2009101950157 A CN 2009101950157A CN 200910195015 A CN200910195015 A CN 200910195015A CN 102005375 A CN102005375 A CN 102005375A
- Authority
- CN
- China
- Prior art keywords
- silicon
- silicon nitride
- wafer
- shallow trench
- silica
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Granted
Links
Images
Landscapes
- Semiconductor Memories (AREA)
- Element Separation (AREA)
Abstract
本发明公开了一种构造浮栅的方法，包括如下步骤：A、在晶圆的硅基底上表面依次沉积氧化硅薄膜和氮化硅薄膜；B、通过浅沟槽光刻和氮化硅蚀刻过程在晶圆上定义出浅沟槽图形；C、在所述浅沟槽中沉积氧化硅后，对晶圆上表面进行第一次平坦化处理；D、进行移除氮化硅的处理，在氮化硅原先所在的位置形成了空位；在所述氧化硅的侧壁形成保护性间隙壁，所述保护性间隙壁与氢氟酸的反应速率小于氧化硅与氢氟酸的反应速率；E、用氢氟酸为主要成份的酸性溶液对晶圆表面进行预清洗，在晶圆表面生长栅氧层，再在所述空位处沉积多晶硅；F、对所述晶圆上表面进行第二次平坦化处理，使填充在不同空位中的多晶硅彼此分离而形成浮栅。
Description
技术领域
本发明涉及半导体集成电路制造技术领域，特别涉及构造浮栅的方法。
背景技术
自对准工艺(Self-aligned-Process，SAP)由于可以实现浮栅(FloatingGate，FG)与浅沟槽隔离(Shallow Trench Isolation，STI)之间良好的自对准性能，因此被广泛应用于闪存(flash memory)的存储单元制造过程中。
图1示出了现有技术的一种分离栅级(Split-Gate)存储器的数据存储单元(bit-cell)的制造过程中，晶圆典型结构剖面的变化示意图。初始晶圆为硅基底，其上表面沉积的氧化硅薄膜，在氧化硅薄膜上再沉积一层氮化硅薄膜。通过STI蚀刻(STI-ET)-过程在晶圆上定义出浅沟槽图形，取晶圆中具有典型结构单元的片段剖面如图1中的1A所示。该剖面包括硅基底101、氧化硅薄膜102和氮化硅薄膜103，硅基底101上具有浅沟槽结构。
对氮化硅薄膜103进行水平方向消退处理，使浅沟槽上口宽度增大，然后对晶圆进行STI沉积(STI-DEP)处理，实际就是在所述浅沟槽中沉积氧化硅，再经过STI平坦化(STI-CMP)过程处理后得到如1B所示剖面。接着进行移除氮化硅的处理，得到如1C所示剖面。氮化硅原先所在的位置形成了空位。然后用氢氟酸(HF)为主要成份的酸性溶液对晶圆表面进行预清洗，在晶圆表面生长栅氧层，再进行FG沉积过程，在所述空位处沉积多晶硅105，得到如1D所示剖面。再进行FG平坦化(FG-CMP)处理过程，当填充氧化硅104露出表面则停止FG-CMP。通过FG-CMP处理使填充在不同空位中的多晶硅彼此分离而形成FG 105，得到如1E所示剖面。然后进行针对多晶硅的选择性蚀刻(FG-Etch Back)过程，使得剩余多晶硅的厚度减少到目标厚度；以及使填充在STI中的填充氧化硅104消退，以便获得控制栅极(Control Gate，CG)与FG之间一定的耦合率(Couple Ratio)，得到薄层多晶硅形成的FG 105，剖面如图2中的1F所示。
随着器件关键尺度的不断减小，相邻FG之间的间隔越来越小，对于FG形状的控制要求变得越来越苛刻。如果FG之间的间隔太小，控制栅极(Control Gate，CG)和FG之间的耦合率(Couple Ratio)也会-比较小，这样在记录电位状态时需要采用更大的电流来补偿电位状态的有效性。更糟糕的情况是，FG之间间隔太小可能会引起相邻FG之间的短路，而造成器件失效。
发明内容
有鉴于此，本发明的目的在于，提出一种构造浮栅的方法，可以使相邻浮栅之间保持足够的间隔，避免由于间隔太小而造成的种种问题。
本发明实施例提出一种构造浮栅的方法，包括如下步骤：
A、在晶圆的硅基底上表面依次沉积氧化硅薄膜和氮化硅薄膜；
B、通过浅沟槽STI光刻和氮化硅蚀刻过程在晶圆上定义出浅沟槽图形；
C、在所述浅沟槽中沉积氧化硅后，对晶圆上表面进行第一次平坦化处理；
D、进行移除氮化硅的处理，在氮化硅原先所在的位置形成了空位；
E、用氢氟酸为主要成份的酸性溶液对晶圆表面进行预清洗，在晶圆表面生长栅氧层，再在所述空位处沉积多晶硅；
F、对所述晶圆上表面进行第二次平坦化处理，使填充在不同空位中的多晶硅彼此分离而形成浮栅；
在所述步骤D和步骤E之间，进一步包括：
在所述氧化硅的侧壁形成保护性间隙壁，所述保护性间隙壁与氢氟酸的反应速率小于氧化硅与氢氟酸的反应速率。
所述在所述氧化硅的侧壁形成保护性间隙壁的步骤包括：
采用低压热沉积方法在晶圆表面沉积一层氮化硅或氮氧化硅薄膜；
采用干蚀刻的方法对所述氮化硅或氮氧化硅薄膜进行垂直方向的干性蚀刻，当硅基底表面以及填充氧化硅的上表面的氮化硅或氮氧化硅薄膜消耗完毕则停止该蚀刻反应。
所述氮化硅或氮氧化硅薄膜的厚度为70埃至100埃。
所述保护性间隙壁的厚度约为50埃±10埃。
所述步骤F之后，进一步包括：针对多晶硅的选择性蚀刻过程，以及使浮栅之间填充在浅沟槽中的填充氧化硅消退，并去除所述保护性间隙壁。
从以上技术方案可以看出，在移除氮化硅之后，构造填充在STI中的氧化硅侧壁上的间隙壁，该间隙壁相当于保护层，可以阻止预清洗步骤中酸性溶液对氧化硅的腐蚀，从而使最终得到的相邻浮栅之间具有足够的间隔，从而避免由于浮栅间隔过小带来的种种问题。
附图说明
图1为现有技术的构造浮动栅极的过程从构造STI到FG平坦化处理过程中的晶圆典型结构的剖面变化示意图；
图2为现有技术最终得到晶圆典型结构的剖面变化示意图；
图3为本发明实施例构造浮动栅极的过程，从移除氮化硅到多晶硅沉积过程中晶圆典型结构的剖面变化示意图；
图4为本发明实施例的构造浮栅的流程图。
具体实施方式
发明人通过对现有的FG构造过程进行分析，发现如下因素可能导致相邻FG之间的距离过小：
移除氮化硅的处理过程是湿法蚀刻过程，该过程除了移除氮化硅103，对于填充在STI中的氧化硅也有腐蚀作用，使得被移除的氮化硅形成的空位体积增大。而在此之后的两步氢氟酸预清洗过程又使填充氧化硅进一步损耗，空位之间的填充氧化硅宽度减小。从图1中的剖面1B到剖面1C可以明显看出这种变化趋势。这样在后续沉积多晶硅的步骤中，沉积在空位中的多晶硅体积显著大于原先的氮化硅的体积，而以此为基础形成的FG宽度也会偏大，而导致FG之间的间隙过小。
从以上分析中可以发现，在移除氮化硅之后，对于填充氧化硅的侧壁缺乏保护机制，使得填充氧化硅被过度消耗。因此本发明方案对于FG的构造流程进行如下改进：
在移除氮化硅的步骤之后，以及对晶圆进行预清洗的步骤之前，增加如下步骤：在填充氧化硅的侧壁形成保护性间隙壁，所述保护性间隙壁与氢氟酸的反应速率小于氧化硅与氢氟酸的反应速率，就可以使氧化硅的宽度损失降低，从而使最终相邻FG之间的间隔满足器件加工的要求。
如图3所示，本发明实施例提出一种形成保护性间隙壁的具体做法：
根据图1所示，移除氮化硅的处理得到如1C所示的剖面，其中，填充浅沟槽的氧化硅层的表面远高于其它位置。在此之后，采用低压热沉积方法在晶圆表面沉积一层氮化硅或氮氧化硅(SION)薄膜，厚度约为70埃至100埃，该氮化硅或氮氧化硅薄膜完全覆盖所述的浅沟槽隔离结构的氧化硅层以及其他位置的氧化硅层，得到图3中如2A所示的剖面。
采用干蚀刻的方法对所述氮化硅或氮氧化硅薄膜进行垂直方向的干性蚀刻，当位于水平平面上的氮化硅或氮氧化硅薄膜消耗完毕则停止该蚀刻反应。所述水平平面包括浅沟槽隔离结构的氧化硅层顶部水平平面以及浅沟槽以外位置的氧化硅形成的水平平面。蚀刻之后的晶圆剖面如图3中的2B所示。
通过以上两步处理，在填充氧化硅的侧壁形成厚度约为50埃±10埃的保护性间隙壁。该间隙壁几乎对氢氟酸的腐蚀作用免疫，使得填充氧化硅的宽度在预清洗步骤中保持不变，并且也不会对后续的加工工艺造成不良副作用。接下来用酸性溶液进行预清洗，并且沉积多晶硅，得到的剖面如图3中的2C所示。可见由于保护性间隙壁的保护，氧化硅的宽度在预清洗步骤中没有受到损失。假设图3中1C所示剖面的氧化硅宽度为350埃，则最终得到的相邻FG之间的宽度约为450埃(350埃加上两个间隙壁的宽度50埃)，可以避免现有技术中由于FG间隔过小带来的问题。
图4示出了本发明实施例的构造FG的流程，包括如下步骤：
步骤401：在晶圆的硅基底上表面依次沉积氧化硅薄膜和氮化硅薄膜；
步骤402：通过浅沟槽STI光刻和氮化硅蚀刻过程在晶圆上定义出浅沟槽图形；
定义浅沟槽的方法例如：在晶圆表面涂布光刻胶，对光刻胶进行曝光并显影，将预定义的图形转印到光刻胶上。然后以剩余的光刻胶为掩膜进行蚀刻，晶圆未被光刻胶覆盖的部分被依次刻蚀氮化硅薄膜，氧化硅薄膜，以及硅基底，形成浅沟槽，该浅沟槽的底部位于硅基底中。
步骤403：在所述浅沟槽内以及氮化硅薄膜上沉积氧化硅层，对晶圆上表面进行第一次平坦化处理，去除位于氮化硅层之上的氧化硅层；
步骤404：进行移除氮化硅的处理，在氮化硅原先所在的位置形成了空位，使填充浅沟槽的氧化硅层的表面远高于其它位置。
步骤405：在所述氧化硅的侧壁形成保护性间隙壁，所述保护性间隙壁与氢氟酸的反应速率小于氧化硅与氢氟酸的反应速率。形成保护性间隙壁的具体做法参见前文对图3的描述。
步骤406：用氢氟酸为主要成份的酸性溶液对晶圆表面进行预清洗，清洗之后在晶圆表面生长栅氧层，再在所述空位处沉积多晶硅。在这一步中，所述的多晶硅层实际上也会沉积在浅沟槽隔离结构的氧化硅层上，并且完全覆盖所述的浅沟槽隔离结构的氧化硅层。
步骤407：对所述晶圆上表面进行第二次平坦化处理，当暴露出浅沟槽隔离结构的氧化硅层后，进行一定量的过抛光以保证工艺窗口则停止平坦化处理，使填充在不同空位中的多晶硅彼此分离而形成浮栅。
后续还可以进行针对多晶硅的选择性蚀刻(FG-Etch back)过程，使得剩余多晶硅的厚度减少到目标厚度；以及使填充在STI中的填充氧化硅消退，以便获得控制栅极(Control Gate，CG)与FG之间一定的耦合率(CoupleRatio)。
以上所述仅为本发明的较佳实施例而已，并不用以限制本发明，凡在本发明的精神和原则之内所作的任何修改、等同替换和改进等，均应包含在本发明的保护范围之内。
Claims (5)
1.一种构造浮栅的方法，包括如下步骤：
A、在晶圆的硅基底上表面依次沉积氧化硅薄膜和氮化硅薄膜；
B、通过浅沟槽光刻和氮化硅蚀刻过程在晶圆上定义出浅沟槽图形；
C、在所述浅沟槽中沉积氧化硅，并对晶圆上表面进行第一次平坦化处理；
D、进行移除氮化硅的处理，在氮化硅原先所在的位置形成了空位；
E、用氢氟酸为主要成份的酸性溶液对晶圆表面进行预清洗，在晶圆表面生长栅氧层，再在所述空位处沉积多晶硅；
F、对所述晶圆上表面进行第二次平坦化处理，使填充在不同空位中的多晶硅彼此分离而形成浮栅；
其特征在于，在所述步骤D和步骤E之间，进一步包括：
在所述氧化硅的侧壁形成保护性间隙壁，所述保护性间隙壁与氢氟酸的反应速率小于氧化硅与氢氟酸的反应速率。
2.根据权利要求1所述的方法，其特征在于，所述在所述氧化硅的侧壁形成保护性间隙壁的步骤包括：
采用低压热沉积方法在晶圆表面沉积一层氮化硅或氮氧化硅薄膜；
采用干蚀刻的方法对所述氮化硅或氮氧化硅薄膜进行垂直方向的干性蚀刻，当硅基底表面以及填充氧化硅的上表面的氮化硅或氮氧化硅薄膜消耗完毕则停止该蚀刻反应。
3.根据权利要求2所述的方法，其特征在于，所述氮化硅或氮氧化硅薄膜的厚度为70埃至100埃。
4.根据权利要求1、2或3所述的方法，其特征在于，所述保护性间隙壁的厚度约为50埃±10埃。
5.根据权利要求1、2或3所述的方法，其特征在于，所述步骤F之后，进一步包括：针对多晶硅的选择性蚀刻过程，以及使浮栅之间填充在浅沟槽中的填充氧化硅消退，并去除所述保护性间隙壁。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| CN2009101950157A CN102005375B (zh) | 2009-09-02 | 2009-09-02 | 构造浮栅的方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| CN2009101950157A CN102005375B (zh) | 2009-09-02 | 2009-09-02 | 构造浮栅的方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| CN102005375A true CN102005375A (zh) | 2011-04-06 |
| CN102005375B CN102005375B (zh) | 2012-05-30 |
Family
ID=43812627
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| CN2009101950157A Active CN102005375B (zh) | 2009-09-02 | 2009-09-02 | 构造浮栅的方法 |
Country Status (1)
| Country | Link |
|---|---|
| CN (1) | CN102005375B (zh) |
Cited By (7)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| CN104681481A (zh) * | 2013-11-27 | 2015-06-03 | 中芯国际集成电路制造(上海)有限公司 | 一种半导体器件以及制作半导体器件的方法 |
| CN104752183A (zh) * | 2013-12-31 | 2015-07-01 | 中芯国际集成电路制造(上海)有限公司 | 浮栅的形成方法 |
| CN104934428A (zh) * | 2014-03-19 | 2015-09-23 | 中芯国际集成电路制造(上海)有限公司 | 半导体器件及其制作方法 |
| CN105486529A (zh) * | 2015-12-24 | 2016-04-13 | 上海华虹宏力半导体制造有限公司 | 清洗机台清洗效率的测试方法 |
| CN105742171A (zh) * | 2016-03-03 | 2016-07-06 | 上海格易电子有限公司 | 一种浮栅及其制备方法 |
| CN105826270A (zh) * | 2015-01-07 | 2016-08-03 | 中芯国际集成电路制造(上海)有限公司 | 闪存的形成方法 |
| CN107946304A (zh) * | 2017-11-22 | 2018-04-20 | 上海华力微电子有限公司 | 一种用于尺寸缩减NORFlash单元工艺集成方法 |
Family Cites Families (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6348389B1 (en) * | 1999-03-11 | 2002-02-19 | Taiwan Semiconductor Manufacturing Company | Method of forming and etching a resist protect oxide layer including end-point etch |
| CN101447435B (zh) * | 2008-12-10 | 2012-09-19 | 上海宏力半导体制造有限公司 | 分栅式闪存的制造方法 |
-
2009
- 2009-09-02 CN CN2009101950157A patent/CN102005375B/zh active Active
Cited By (11)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| CN104681481A (zh) * | 2013-11-27 | 2015-06-03 | 中芯国际集成电路制造(上海)有限公司 | 一种半导体器件以及制作半导体器件的方法 |
| CN104752183A (zh) * | 2013-12-31 | 2015-07-01 | 中芯国际集成电路制造(上海)有限公司 | 浮栅的形成方法 |
| CN104752183B (zh) * | 2013-12-31 | 2018-08-10 | 中芯国际集成电路制造(上海)有限公司 | 浮栅的形成方法 |
| CN104934428A (zh) * | 2014-03-19 | 2015-09-23 | 中芯国际集成电路制造(上海)有限公司 | 半导体器件及其制作方法 |
| CN105826270A (zh) * | 2015-01-07 | 2016-08-03 | 中芯国际集成电路制造(上海)有限公司 | 闪存的形成方法 |
| CN105826270B (zh) * | 2015-01-07 | 2019-01-22 | 中芯国际集成电路制造(上海)有限公司 | 闪存的形成方法 |
| CN105486529A (zh) * | 2015-12-24 | 2016-04-13 | 上海华虹宏力半导体制造有限公司 | 清洗机台清洗效率的测试方法 |
| CN105742171A (zh) * | 2016-03-03 | 2016-07-06 | 上海格易电子有限公司 | 一种浮栅及其制备方法 |
| CN105742171B (zh) * | 2016-03-03 | 2018-09-28 | 上海格易电子有限公司 | 一种浮栅及其制备方法 |
| CN107946304A (zh) * | 2017-11-22 | 2018-04-20 | 上海华力微电子有限公司 | 一种用于尺寸缩减NORFlash单元工艺集成方法 |
| CN107946304B (zh) * | 2017-11-22 | 2020-06-16 | 上海华力微电子有限公司 | 一种用于尺寸缩减NORFlash单元工艺集成方法 |
Also Published As
| Publication number | Publication date |
|---|---|
| CN102005375B (zh) | 2012-05-30 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| CN102005375B (zh) | 构造浮栅的方法 | |
| CN101459116B (zh) | 浅沟槽隔离结构的制造方法 | |
| CN102956554B (zh) | 嵌入逻辑电路的分离栅极式快闪存储器及其制作方法 | |
| CN104752363A (zh) | 快闪存储器的形成方法 | |
| CN101097883A (zh) | 用于形成半导体器件隔离结构的方法 | |
| CN100373552C (zh) | 非易失性存储装置中形成栅电极的方法 | |
| CN107180832B (zh) | 闪存结构及其形成方法 | |
| CN100521157C (zh) | 闪存装置制造方法 | |
| CN101930941A (zh) | 浅沟槽隔离结构的制造方法 | |
| CN104347517A (zh) | 半导体结构的形成方法 | |
| CN104752361A (zh) | 半导体结构的形成方法 | |
| CN103187258A (zh) | 浮栅制造过程中氮化硅层的去除方法 | |
| CN101414573A (zh) | 一种可改善微笑效应的沟槽隔离结构制作方法 | |
| CN100517655C (zh) | Sonos快闪存储器及其制作方法 | |
| CN101599419B (zh) | 沟槽的形成方法 | |
| KR100833438B1 (ko) | 비휘발성 메모리 소자의 제조 방법 | |
| CN105575908A (zh) | 半导体结构的形成方法 | |
| CN100483675C (zh) | 双镶嵌结构的形成方法 | |
| CN100539083C (zh) | 闪存器件的制造方法 | |
| CN104217986A (zh) | 浅沟槽隔离结构的制作方法和nand闪存的制作方法 | |
| CN101882579B (zh) | Ono介电层切断方法 | |
| CN105513954A (zh) | 半导体器件的形成方法 | |
| CN102005376B (zh) | 构造浮栅的方法 | |
| CN102201360A (zh) | 沟槽隔离结构及其形成方法 | |
| CN102157435B (zh) | 接触孔形成方法 |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| C06 | Publication | ||
| PB01 | Publication | ||
| C10 | Entry into substantive examination | ||
| SE01 | Entry into force of request for substantive examination | ||
| C14 | Grant of patent or utility model | ||
| GR01 | Patent grant |