CN107946304B - 一种用于尺寸缩减NORFlash单元工艺集成方法 - Google Patents
一种用于尺寸缩减NORFlash单元工艺集成方法 Download PDFInfo
- Publication number
- CN107946304B CN107946304B CN201711176780.5A CN201711176780A CN107946304B CN 107946304 B CN107946304 B CN 107946304B CN 201711176780 A CN201711176780 A CN 201711176780A CN 107946304 B CN107946304 B CN 107946304B
- Authority
- CN
- China
- Prior art keywords
- layer
- silicon oxide
- etching
- shallow trench
- silicon
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Active
Links
- 238000000034 method Methods 0.000 title claims abstract description 52
- 230000010354 integration Effects 0.000 title claims abstract description 14
- 238000005549 size reduction Methods 0.000 title claims abstract description 11
- 238000004148 unit process Methods 0.000 title description 4
- VYPSYNLAJGMNEJ-UHFFFAOYSA-N Silicium dioxide Chemical compound O=[Si]=O VYPSYNLAJGMNEJ-UHFFFAOYSA-N 0.000 claims abstract description 69
- 229910052814 silicon oxide Inorganic materials 0.000 claims abstract description 69
- 238000002955 isolation Methods 0.000 claims abstract description 59
- 238000005530 etching Methods 0.000 claims abstract description 49
- 229910052581 Si3N4 Inorganic materials 0.000 claims abstract description 34
- HQVNEWCFYHHQES-UHFFFAOYSA-N silicon nitride Chemical compound N12[Si]34N5[Si]62N3[Si]51N64 HQVNEWCFYHHQES-UHFFFAOYSA-N 0.000 claims abstract description 34
- 230000008569 process Effects 0.000 claims abstract description 28
- 238000000151 deposition Methods 0.000 claims abstract description 16
- 238000007667 floating Methods 0.000 claims abstract description 16
- 229910021420 polycrystalline silicon Inorganic materials 0.000 claims abstract description 10
- 239000004065 semiconductor Substances 0.000 claims abstract description 10
- 239000000758 substrate Substances 0.000 claims abstract description 9
- 239000000126 substance Substances 0.000 claims abstract description 5
- 238000005498 polishing Methods 0.000 claims abstract description 4
- 230000005641 tunneling Effects 0.000 claims abstract description 4
- 230000009467 reduction Effects 0.000 claims description 8
- 238000001039 wet etching Methods 0.000 claims description 4
- 230000008878 coupling Effects 0.000 abstract description 7
- 238000010168 coupling process Methods 0.000 abstract description 7
- 238000005859 coupling reaction Methods 0.000 abstract description 7
- 238000010586 diagram Methods 0.000 description 4
- 238000005516 engineering process Methods 0.000 description 4
- 229920005591 polysilicon Polymers 0.000 description 2
- XUIMIQQOPSSXEZ-UHFFFAOYSA-N Silicon Chemical compound [Si] XUIMIQQOPSSXEZ-UHFFFAOYSA-N 0.000 description 1
- 238000009825 accumulation Methods 0.000 description 1
- 239000002784 hot electron Substances 0.000 description 1
- 238000001459 lithography Methods 0.000 description 1
- 238000004519 manufacturing process Methods 0.000 description 1
- 238000012986 modification Methods 0.000 description 1
- 230000004048 modification Effects 0.000 description 1
- 238000007517 polishing process Methods 0.000 description 1
- 229910052710 silicon Inorganic materials 0.000 description 1
- 239000010703 silicon Substances 0.000 description 1
Images
Classifications
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10B—ELECTRONIC MEMORY DEVICES
- H10B41/00—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates
- H10B41/30—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates characterised by the memory core region
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/40—Electrodes ; Multistep manufacturing processes therefor
- H01L29/401—Multistep manufacturing processes
Landscapes
- Engineering & Computer Science (AREA)
- Microelectronics & Electronic Packaging (AREA)
- Power Engineering (AREA)
- Manufacturing & Machinery (AREA)
- Physics & Mathematics (AREA)
- Ceramic Engineering (AREA)
- Condensed Matter Physics & Semiconductors (AREA)
- General Physics & Mathematics (AREA)
- Computer Hardware Design (AREA)
- Non-Volatile Memory (AREA)
- Semiconductor Memories (AREA)
Abstract
本发明提出一种用于尺寸缩减NORFlash单元工艺集成方法，包括下列步骤：在半导体衬底上形成浅沟槽隔离结构，在沟槽中沉积氧化硅隔离层，并在上述结构上沉积衬垫氧化硅层；刻蚀去除部分衬垫氧化硅层，同时刻蚀去除部分浅沟槽隔离区的氧化硅隔离层；在上述结构上沉积氮化硅层，并对所述氮化硅层进行刻蚀，形成侧壁氮化硅层；刻蚀去除剩余的衬垫氧化硅层，之后刻蚀去除所述侧壁氮化硅层；在上述结构上沉积隧穿氧化硅层和浮栅极多晶硅层并进行化学机械研磨处理；刻蚀去除部分浅沟槽隔离区的氧化硅隔离层，并在上述结构上形成ONO层；在上述结构上形成控制栅极多晶硅层。本发明能够减少相邻浮栅极之间的耦合，从而降低单元的互扰。
Description
技术领域
本发明涉及半导体集成电路制造领域，且特别涉及一种用于尺寸缩减NORFlash单元工艺集成方法。
背景技术
闪存由于其具有高密度，低价格，和电可编程，擦除的优点已被广泛作为非易失性记忆体应用的最优选择。目前闪存单元主要是在65纳米技术节点进行，随着对大容量闪存的要求，利用现有技术节点，每片硅片上的芯片数量将会减少。同时新的技术节点的日益成熟，也督促闪存单元用高节点的技术进行生产。图1所示为N沟道闪存单元示意图，以及沟道热电子编程下的电压操作条件。根据现有的工艺，边缘浮栅极的宽度是由于去除衬垫氧化层而导致的浅槽隔离区的氧化硅被去除，从而在浮栅极形成时使其宽度大于实际的有源区。这个扩展的宽度对于现有的NOR flash技术都是存在的。宽度方向的有源区降低将会使电流降低，擦除的电流降低，容易出现擦除失效；同时由于去除原有衬垫氧化硅的量不变，导致浅槽隔离氧化硅消耗对应于有源区的比例逐渐增加。同时由于有源区距离增加，导致临近的浮栅极距离急剧降低，从而增加浮栅极之间的互相干扰，导致存储的信息错误。如下表所示是65纳米cell的各部分距离，看出其中浮栅极最近的距离较低(设计尺寸70nm，实际尺寸58nm),如果对于进一步缩减的闪存单元，距离会急剧降低。
当闪存单元尺寸继续缩减时，按照原有结构进行的闪存单元的有源区宽度和沟道的长度缩减，会影响闪存单元之间的互扰。现在发展的45纳米闪存单元使用自对准的有源区，将浮栅极和有源区做成同样的尺寸，从而可以实现降低的闪存单元之间的互扰如图2所示。但是基于45纳米的自对准有源区的工艺，需要在有源区光刻前增加零层(Zero layer)的对准标记。同时由于刻蚀的堆积层相对于以前更加复杂，与现有工艺不能兼容，需要开发全新的工艺。如何利用现有的条件来保证缩减闪存单元的性能。
发明内容
本发明提出一种用于尺寸缩减NORFlash单元工艺集成方法，从降低相邻单元的耦合出发，利用高选择比的氮化硅来降低衬垫氧化硅层去除时对于浅槽隔离区侧壁的刻蚀量，来减少相邻浮栅极之间的耦合，从而降低单元的互扰。
为了达到上述目的，本发明提出一种用于尺寸缩减NORFlash单元工艺集成方法，包括下列步骤：
步骤一：在半导体衬底上形成浅沟槽隔离区，在所述浅沟槽隔离区内沉积氧化硅隔离层，所述氧化硅隔离层的高度高于所述半导体衬底，并在上述结构上沉积衬垫氧化硅层；
步骤二：刻蚀去除部分衬垫氧化硅层，同时刻蚀去除部分浅沟槽隔离区的氧化硅隔离层；
步骤三：在上述结构上沉积氮化硅层，并对所述氮化硅层进行刻蚀，形成侧壁氮化硅层，所述侧壁氮化硅层位于所述氧化硅隔离层的两侧；
步骤四：刻蚀去除剩余的衬垫氧化硅层，之后刻蚀去除所述侧壁氮化硅层；
步骤五：在上述结构上沉积隧穿氧化硅层和浮栅极多晶硅层并进行化学机械研磨处理；
步骤六：刻蚀去除部分浅沟槽隔离区的氧化硅隔离层，并在上述结构上形成ONO层；
步骤七：在上述结构上形成控制栅极多晶硅层。
进一步的，所述步骤二、步骤三、步骤四及步骤六中刻蚀处理均采用湿法刻蚀方法。
进一步的，所述步骤二中刻蚀去除部分衬垫氧化硅层的量等于可将浅沟槽隔离区的氧化硅隔离层刻蚀去除的量。
进一步的，所述步骤三中氮化硅层的厚度小于步骤二中衬垫氧化硅层刻蚀去除的量。
进一步的，所述步骤三中侧壁氮化硅层的厚度小于步骤二中衬垫氧化硅层刻蚀去除的量。
进一步的，所述步骤四中刻蚀去除剩余的衬垫氧化硅层的同时刻蚀去除部分浅沟槽隔离区的氧化硅隔离层。
本发明提出的用于尺寸缩减NORFlash单元工艺集成方法，从降低相邻单元的耦合出发，基于现有65纳米工艺，利用高选择比的氮化硅来降低衬垫氧化硅层去除时对于浅槽隔离区侧壁的刻蚀量，来减少相邻浮栅极之间的耦合。从结构上可以达到与现有45纳米结构相似，但是无需新的掩模版和新工艺的开发，与现有工艺兼容，为后续开发缩减闪存单元研发提供参考。本发明在不增加掩模版的情况下，利用现有的65纳米闪存单元工艺来实现类45纳米的闪存单元结构，并能降低现有单元之间的互扰。
附图说明
图1所示为现有技术中N沟道闪存单元示意图。
图2所示为45纳米闪存单元沿AA’切面示意图。
图3所示为本发明较佳实施例的用于尺寸缩减NORFlash单元工艺集成方法流程图。
图4～图12所示为用于尺寸缩减NORFlash单元工艺集成方法结构示意图。
具体实施方式
以下结合附图给出本发明的具体实施方式，但本发明不限于以下的实施方式。根据下面说明和权利要求书，本发明的优点和特征将更清楚。需说明的是，附图均采用非常简化的形式且均使用非精准的比率，仅用于方便、明晰地辅助说明本发明实施例的目的。
请参考图3，图3所示为本发明较佳实施例的用于尺寸缩减NORFlash单元工艺集成方法流程图。本发明提出一种用于尺寸缩减NORFlash单元工艺集成方法，包括下列步骤：
步骤一S100：在半导体衬底上形成浅沟槽隔离区，在所述浅沟槽隔离区内沉积氧化硅隔离层，所述氧化硅隔离层的高度高于所述半导体衬底，并在上述结构上沉积衬垫氧化硅层；
步骤二S200：刻蚀去除部分衬垫氧化硅层，同时刻蚀去除部分浅沟槽隔离区的氧化硅隔离层，所述侧壁氮化硅层位于所述氧化硅隔离层的两侧；
步骤三S300：在上述结构上沉积氮化硅层，并对所述氮化硅层进行刻蚀，形成侧壁氮化硅层；
步骤四S400：刻蚀去除剩余的衬垫氧化硅层，之后刻蚀去除所述侧壁氮化硅层；
步骤五S500：在上述结构上沉积隧穿氧化硅层和浮栅极多晶硅层并进行化学机械研磨处理；
步骤六S600：刻蚀去除部分浅沟槽隔离区的氧化硅隔离层，并在上述结构上形成ONO层；
步骤七S700：在上述结构上形成控制栅极多晶硅层。
其中，所述步骤二、步骤三、步骤四及步骤六中的刻蚀处理均采用湿法刻蚀方法。
在请参考图4～图12，图4～图12所示为用于尺寸缩减NORFlash单元工艺集成方法结构示意图。图4中，首先在半导体衬底100上形成浅沟槽隔离区，在沟槽中沉积氧化硅隔离层200，所述氧化硅隔离层200的高度高于所述半导体衬底100，并在上述结构上沉积衬垫氧化硅层300。
图5中，湿法刻蚀去除部分衬垫氧化硅层300，同时刻蚀去除部分浅沟槽隔离区的氧化硅隔离层200，刻蚀去除部分衬垫氧化硅层300的量等于可将浅沟槽隔离区的氧化硅隔离层200刻蚀去除的量。
图6中，在上述结构上沉积氮化硅层400，所述氮化硅层400的厚度小于步骤二中衬垫氧化硅层300刻蚀去除的量。之后对所述氮化硅层400进行刻蚀，形成侧壁氮化硅层500，所述侧壁氮化硅层500位于所述氧化硅隔离层200的两侧，且所述侧壁氮化硅层500的厚度小于步骤二中衬垫氧化硅层300刻蚀去除的量，防止后续氮化硅下面的衬垫氧化硅未被去除，请参考图7。
图8中，刻蚀去除剩余的衬垫氧化硅层300，刻蚀去除剩余的衬垫氧化硅层300的同时刻蚀去除部分浅沟槽隔离区的氧化硅隔离层200。湿法去除的量不宜过大，以保证浮栅极的厚度。如果湿法去除过多，考虑在工艺开始增加浅槽隔离氧化硅高于有源区的高度。
之后刻蚀去除所述侧壁氮化硅层500，形成如图9所示的结构；接着在上述结构上沉积隧穿氧化硅层600和浮栅极多晶硅层700并进行化学机械研磨处理，如图10所示。然后刻蚀去除部分浅沟槽隔离区的氧化硅隔离层200，并在上述结构上形成ONO层800(氧化层-氮化层-氧化层)，如图11所示。最后在上述结构上形成控制栅极多晶硅层900，形成如图12所示的结构。
综上所述，本发明提出的用于尺寸缩减NORFlash单元工艺集成方法，从降低相邻单元的耦合出发，基于现有65纳米工艺，利用高选择比的氮化硅来降低衬垫氧化硅层去除时对于浅槽隔离区侧壁的刻蚀量，来减少相邻浮栅极之间的耦合。从结构上可以达到与现有45纳米结构相似，但是无需新的掩模版和新工艺的开发，与现有工艺兼容，为后续开发缩减闪存单元研发提供参考。本发明在不增加掩模版的情况下，利用现有的65纳米闪存单元工艺来实现类45纳米的闪存单元结构，并能降低现有单元之间的互扰。
虽然本发明已以较佳实施例揭露如上，然其并非用以限定本发明。本发明所属技术领域中具有通常知识者，在不脱离本发明的精神和范围内，当可作各种的更动与润饰。因此，本发明的保护范围当视权利要求书所界定者为准。
Claims (6)
1.一种用于尺寸缩减NORFlash单元工艺集成方法，其特征在于，包括下列步骤：
步骤一：在半导体衬底上形成浅沟槽隔离区，在所述浅沟槽隔离区内沉积氧化硅隔离层，所述氧化硅隔离层的高度高于所述半导体衬底，并在上述结构上沉积衬垫氧化硅层；
步骤二：刻蚀去除部分衬垫氧化硅层，同时刻蚀去除部分浅沟槽隔离区的氧化硅隔离层；
步骤三：在上述结构上沉积氮化硅层，并对所述氮化硅层进行刻蚀，形成侧壁氮化硅层，所述侧壁氮化硅位于所述氧化硅隔离层的两侧；
步骤四：刻蚀去除剩余的衬垫氧化硅层，之后刻蚀去除所述侧壁氮化硅层；
步骤五：在上述结构上沉积隧穿氧化硅层和浮栅极多晶硅层并进行化学机械研磨处理；
步骤六：刻蚀去除部分浅沟槽隔离区的氧化硅隔离层，并在上述结构上形成ONO层；
步骤七：在上述结构上形成控制栅极多晶硅层。
2.根据权利要求1所述的用于尺寸缩减NORFlash单元工艺集成方法，其特征在于，所述步骤二、步骤三、步骤四及步骤六中的刻蚀处理均采用湿法刻蚀方法。
3.根据权利要求1所述的用于尺寸缩减NORFlash单元工艺集成方法，其特征在于，所述步骤二中刻蚀去除部分衬垫氧化硅层的量等于可将浅沟槽隔离区的氧化硅隔离层刻蚀去除的量。
4.根据权利要求1所述的用于尺寸缩减NORFlash单元工艺集成方法，其特征在于，所述步骤三中氮化硅层的厚度小于步骤二中衬垫氧化硅层刻蚀去除的量。
5.根据权利要求1所述的用于尺寸缩减NORFlash单元工艺集成方法，其特征在于，所述步骤三中侧壁氮化硅层的厚度小于步骤二中衬垫氧化硅层刻蚀去除的量。
6.根据权利要求1所述的用于尺寸缩减NORFlash单元工艺集成方法，其特征在于，所述步骤四中刻蚀去除剩余的衬垫氧化硅层的同时刻蚀去除部分浅沟槽隔离区的氧化硅隔离层。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| CN201711176780.5A CN107946304B (zh) | 2017-11-22 | 2017-11-22 | 一种用于尺寸缩减NORFlash单元工艺集成方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| CN201711176780.5A CN107946304B (zh) | 2017-11-22 | 2017-11-22 | 一种用于尺寸缩减NORFlash单元工艺集成方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| CN107946304A CN107946304A (zh) | 2018-04-20 |
| CN107946304B true CN107946304B (zh) | 2020-06-16 |
Family
ID=61929852
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| CN201711176780.5A Active CN107946304B (zh) | 2017-11-22 | 2017-11-22 | 一种用于尺寸缩减NORFlash单元工艺集成方法 |
Country Status (1)
| Country | Link |
|---|---|
| CN (1) | CN107946304B (zh) |
Families Citing this family (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| CN110047750B (zh) * | 2019-03-28 | 2021-07-27 | 上海华力微电子有限公司 | 一种防止ono刻蚀造成衬底损伤的方法 |
| CN111968982B (zh) * | 2020-10-20 | 2021-01-01 | 晶芯成(北京)科技有限公司 | Nor闪存结构及其制作方法 |
Citations (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| CN101436568A (zh) * | 2007-11-16 | 2009-05-20 | 旺宏电子股份有限公司 | 制造反向t型浮动栅极存储器的方法 |
| CN102005375A (zh) * | 2009-09-02 | 2011-04-06 | 中芯国际集成电路制造(上海)有限公司 | 构造浮栅的方法 |
| CN104681481A (zh) * | 2013-11-27 | 2015-06-03 | 中芯国际集成电路制造(上海)有限公司 | 一种半导体器件以及制作半导体器件的方法 |
Family Cites Families (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US7592036B2 (en) * | 2006-05-16 | 2009-09-22 | Macronix International Co., Ltd. | Method for manufacturing NAND flash memory |
-
2017
- 2017-11-22 CN CN201711176780.5A patent/CN107946304B/zh active Active
Patent Citations (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| CN101436568A (zh) * | 2007-11-16 | 2009-05-20 | 旺宏电子股份有限公司 | 制造反向t型浮动栅极存储器的方法 |
| CN102005375A (zh) * | 2009-09-02 | 2011-04-06 | 中芯国际集成电路制造(上海)有限公司 | 构造浮栅的方法 |
| CN104681481A (zh) * | 2013-11-27 | 2015-06-03 | 中芯国际集成电路制造(上海)有限公司 | 一种半导体器件以及制作半导体器件的方法 |
Also Published As
| Publication number | Publication date |
|---|---|
| CN107946304A (zh) | 2018-04-20 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| US7732338B2 (en) | Method of fabricating semiconductor device with reduced pitch | |
| US11056498B2 (en) | Semiconductor device and manufacturing method therefor | |
| US7960266B2 (en) | Spacer patterns using assist layer for high density semiconductor devices | |
| US7951670B2 (en) | Flash memory cell with split gate structure and method for forming the same | |
| US8325516B2 (en) | Semiconductor device with split gate memory cell and fabrication method thereof | |
| US20060102948A1 (en) | Method of fabricating flash memory | |
| KR100694973B1 (ko) | 플래쉬 메모리 소자의 제조방법 | |
| US20080171428A1 (en) | Methods of Forming Spacer Patterns Using Assist Layer For High Density Semiconductor Devices | |
| CN107946304B (zh) | 一种用于尺寸缩减NORFlash单元工艺集成方法 | |
| CN103811307B (zh) | 半导体器件及其形成方法 | |
| WO2007026494A1 (ja) | 半導体装置およびその製造方法 | |
| TWI272717B (en) | Nonvolatile semiconductor memory device and its manufacturing method | |
| JP2010258224A (ja) | 不揮発性半導体記憶装置及びその製造方法 | |
| US20040259310A1 (en) | [split-gate flash memory structure and method of manufacture] | |
| US7674679B2 (en) | Manufacturing method of semiconductor device and semiconductor device | |
| CN103208458B (zh) | 嵌入式闪存的制造方法 | |
| CN111129021B (zh) | 一种NOR Flash栅极多晶硅工艺方法 | |
| CN108376682B (zh) | 闪存 | |
| US20090047765A1 (en) | Method of manufacturing non-volatile memory | |
| US7060561B2 (en) | Method for fabricating memory device | |
| TWI694593B (zh) | 半導體記憶元件的製作方法 | |
| US7982258B2 (en) | Flash memory device and method for manufacturing the device | |
| KR100958627B1 (ko) | 플래시 메모리 소자 및 그의 제조 방법 | |
| CN100339979C (zh) | 快闪存储单元及其制造方法 | |
| KR20040029525A (ko) | 플레쉬 메모리 소자 및 그 제조방법 |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| PB01 | Publication | ||
| PB01 | Publication | ||
| SE01 | Entry into force of request for substantive examination | ||
| SE01 | Entry into force of request for substantive examination | ||
| GR01 | Patent grant | ||
| GR01 | Patent grant |