CN108376682B - 闪存 - Google Patents
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Abstract
本发明公开了一种闪存，在闪存单元阵列中，在半导体衬底表面包括由场氧化层隔离出的有源区，各有源区呈条形结构并平行排列，多晶硅浮栅位于有源区的顶部并通过第一栅氧化层隔离。在有源区的宽度方向上，在多晶硅浮栅的侧面和对应的有源区的侧面为光刻对齐的条件下会形成由场氧化层被刻蚀消耗引起的多晶硅浮栅的宽度扩展，各多晶硅浮栅的两侧面设置有凸凹结构，凸凹结构的凸部和凹部在位置上互相对应设置使多晶硅浮栅的侧面间距得到扩展。本发明能降低相邻的多晶硅浮栅之间的互相干扰，有利于增加漏极电压，提高编程速度；还能增加控制栅和浮栅之间的耦合率，有利于进一步降低栅极电压；能有利于闪存单元的尺寸的进一步的缩减。
Description
技术领域
本发明涉及一种半导体集成电路，特别是涉及一种闪存(Flash)。
背景技术
闪存由于其具有高密度，低价格，和电可编程，擦除的优点已被广泛作为非易失性记忆体应用的最优选择。目前闪存单元主要是在65纳米技术节点进行，随着对大容量闪存的要求，利用现有技术节点，每片硅片上的芯片数量将会减少。高节点技术的特征尺寸更小，故能提高闪存的集成度，同时新的技术节点的日益成熟，也促使闪存单元在高节点进行生产。
现有工艺中，理论上多晶硅浮栅的宽度边通常和有源区的边缘自对准，但是实际上，多晶硅浮栅的宽度边通常并不会和有源区的边缘完全自对准，这是由于在有源区的形成工艺中，在有源区的表面需要形成衬垫氧化层以实现诸如离子注入的工艺，之后衬垫氧化层需要去除，在去除衬底氧化层的过程中同时会对有源区周侧的场氧化层如浅沟槽隔离工艺形成的浅沟槽场氧化层产生损耗，之后再形成多晶硅浮栅时，多晶硅浮栅的宽度边实际上延伸到对应的有源区边缘的外侧，也即多晶硅浮栅的宽度会大于实际的有源区的宽度。这种多晶硅浮栅的宽度和有源区的宽度的不相等在较大尺寸的技术节点工艺中不会产生较大问题而可以忽略。但是随着高节点的技术应用，这种多晶硅浮栅的宽度大于有源区的宽度的情形会带来较大的不利影响，特别是在尺寸等比例缩小中通常是对有源区和场氧化层的宽度进行等比例的缩小，衬垫氧化层的尺寸将不会改变，所以衬垫氧化层的刻蚀引起的场氧化层的消耗对有源区的尺寸的改变值和占有源区的宽度的比值会逐渐增加。这种多晶硅浮栅的宽度大于有源区的宽度的情形会使得多晶硅浮栅之间的间距小于有源区之间的间距，多晶硅浮栅间距的减少会增加多晶硅浮栅之间的互相干扰，导致存储的信息错误，且多晶硅浮栅的间距会随着技术节点的尺寸缩小而急剧降低。
发明内容
本发明要解决的技术问题是提供一种闪存，降低相邻的多晶硅浮栅之间的互相干扰。
为解决上述技术问题，本发明提供的闪存存储区包括由多个闪存单元排列形成的闪存单元阵列。
各所述闪存单元的栅极结构包括由第一栅氧化层、多晶硅浮栅、第二ONO层和多晶硅控制栅形成的叠加结构。第二ONO层中的ONO的意思为氧化层、氮化层和氧化层的叠加层，也即第二ONO层中实际上包括了3层。
在所述闪存单元阵列中，在半导体衬底表面形成有由场氧化层隔离出的有源区，各所述有源区呈条形结构并平行排列，所述多晶硅浮栅位于所述有源区的顶部并通过所述第一栅氧化层隔离。
在所述有源区的宽度方向上，在所述多晶硅浮栅的侧面和对应的所述有源区的侧面为光刻对齐的条件下会形成由所述场氧化层被刻蚀消耗引起的所述多晶硅浮栅的宽度扩展，各所述多晶硅浮栅的两侧面设置有凸凹结构，各所述凸凹结构分别包括凸部和凹部，两个相邻的所述多晶硅浮栅之间相邻的所述凸凹结构的凸部和凹部在位置上互相对应设置使得两个相邻的所述多晶硅浮栅的各位置处的侧面间距都为对应的凸部和凹部之间的间距，从而使相邻的所述多晶硅浮栅的侧面间距得到扩展并抵消所述多晶硅浮栅的宽度扩展造成的所述多晶硅浮栅的间距的减少。
进一步的改进是，各所述凸凹结构的凸部和凹部在沿所述有源区的长度方向上交替排列设置在对应的所述多晶硅浮栅的侧面。
进一步的改进是，各所述凸凹结构的凸部的长度和凹部的长度相同，各所述多晶硅浮栅对应的侧面的所述凸凹结构的凸部和凹部使所述多晶硅浮栅的侧面在长度方向上等分分割。
进一步的改进是，各所述多晶硅浮栅的侧面在长度方向上被对应的所述凸凹结构的凸部和凹部3等分分割。
进一步的改进是，各同一所述凸凹结构的相邻的凸部和凹部的长度不相同，各所述多晶硅浮栅对应的侧面的所述凸凹结构的凸部和凹部使所述多晶硅浮栅的侧面在长度方向上按非等分分割。
进一步的改进是，各所述凸凹结构的凸部和凹部在沿所述多晶硅浮栅的高度方向上交替排列设置在对应的所述多晶硅浮栅的侧面。
进一步的改进是，各所述凸凹结构的凸部的高度和凹部的高度相同，各所述多晶硅浮栅对应的侧面的所述凸凹结构的凸部和凹部使所述多晶硅浮栅的侧面在高度方向上等分分割。
进一步的改进是，各同一所述凸凹结构的相邻的凸部和凹部的高度不相同，各所述多晶硅浮栅对应的侧面的所述凸凹结构的凸部和凹部使所述多晶硅浮栅的侧面在高度方向上按非等分分割。
进一步的改进是，各所述凸凹结构的凸部和凹部在沿所述多晶硅浮栅的高度方向上交替排列设置在对应的所述多晶硅浮栅的侧面。
进一步的改进是，各所述凸凹结构的凹部的侧面位置和对应的所述有源区的侧面位置对齐，各所述凸凹结构的凸部的侧面和凹部的侧面的距离根据所述多晶硅浮栅的宽度扩展值设置。
进一步的改进是，所述闪存对应的工艺技术节点为65nm以下。
进一步的改进是，同一行的各所述闪存单元的多晶硅控制栅的多晶硅连接在一起并形成多晶硅行，各所述多晶硅行通过所述第二ONO层侧面覆盖形成有所述凸凹结构的所述多晶硅浮栅的侧面。
进一步的改进是，所述闪存为NOR型闪存，源区和漏区形成于所述多晶硅控制栅两侧的所述有源区中，各所述闪存单元的沟道区形成于被对应的所述栅极结构所覆盖的区域。
进一步的改进是，各所述闪存单元的漏区的顶部通过接触孔连接对应列的位线上；各所述源区都和对应行的源极线相连。
进一步的改进是，由衬垫氧化层的刻蚀产生所述场氧化层被刻蚀消耗。
本发明的闪存的存储区中多晶硅浮栅的在有源区的宽度方向上的侧面和有源区的侧面为光刻对齐的结构，但是由于场氧化层被刻蚀消耗后会形成多晶硅浮栅的宽度边的扩展，针对这种多晶硅浮栅的宽度边的扩展，本发明对多晶硅浮栅的在有源区的宽度方向上的侧面结构进行了特别设置即设置为凸凹结构，各凸凹结构分别包括凸部和凹部且两个相邻的多晶硅浮栅之间相邻的凸凹结构的凸部和凹部在位置上互相对应设置，这样就使得两个相邻的多晶硅浮栅的各位置处的侧面间距都为对应的凸部和凹部之间的间距，从而使相邻的多晶硅浮栅的侧面间距得到扩展并能抵消多晶硅浮栅的宽度扩展造成的多晶硅浮栅的间距的减少，所以本发明最后能增加在有源区的宽度方向上的多晶硅浮栅的侧面间距，从而能减少多晶硅浮栅之间的互相干扰，从而有利于增加漏极电压，提高编程速度。
另外，同一行的各闪存单元的多晶硅控制栅的多晶硅会连接在一起并形成多晶硅行，各多晶硅行会通过第二ONO层侧面覆盖形成有凸凹结构的多晶硅浮栅的侧面，和没有凸凹结构的多晶硅浮栅的侧面相比，本发明的多晶硅行和多晶硅浮栅之间的交叠面积更大，故本发明还能同时实现增加多晶硅控制栅和多晶硅浮栅之间的耦合率的效果，从而能有利于进一步降低栅极电压。
本发明通过凸凹结构克服了场氧化层被刻蚀消耗后会形成多晶硅浮栅的宽度边的扩展，从而能有利于闪存单元的尺寸的进一步的缩减。
附图说明
下面结合附图与具体实施方式对本发明作进一步详细的说明：
图1是闪存的存储区的版图结构；
图2是现有闪存的沿图1中AA线的剖面图；
图3是现有闪存的沿图1中BB线的剖面图；
图4A是现有闪存的多晶硅浮栅的俯视面版图；
图4B是现有闪存的单个多晶硅浮栅的立体图；
图4C是现有闪存的相邻两个多晶硅浮栅的立体图；
图5A是本发明实施例闪存的多晶硅浮栅的俯视面版图；
图5B是本发明实施例闪存的单个多晶硅浮栅的立体图；
图5C是本发明实施例闪存的相邻两个多晶硅浮栅的立体图。
具体实施方式
本发明实施例闪存是通过对现有技术进行分析的基础上形成的，故在详细描述本发明实施例闪存前先对现有闪存进行如下介绍：
现有闪存：
如图1所示，是闪存的存储区202的版图结构；如图2所示，是现有闪存的沿图1中AA线的剖面图；如图3所示，是现有闪存的沿图1中BB线的剖面图；如图4A所示，是现有闪存的多晶硅浮栅的俯视面版图；如图4B所示，是现有闪存的单个多晶硅浮栅的立体图；如图4C所示，是现有闪存的相邻两个多晶硅浮栅的立体图；现有闪存中的闪存包括集成在同一芯片上的逻辑区和存储区。所述存储区包括如图1所示的由多个闪存单元排列形成的闪存单元阵列。
如图3所示，各所述闪存单元的栅极结构包括由第一栅氧化层3、多晶硅浮栅4、第二ONO层5和多晶硅控制栅6形成的叠加结构。
在所述闪存单元阵列中，如图2所示，在所述芯片的半导体衬底1表面形成有由场氧化层2隔离出的有源区。图1中，有源区的区域如标记103所示。所述多晶硅浮栅4在图1中的形成区域虚线框105所示。在宽度方向上，所述有源区103的俯视面尺寸和所述多晶硅浮栅4的俯视面尺寸采用相同的光刻工艺定义；但是，实际上在形成闪存单元的器件过程中不可避免的会产生场氧化层2的刻蚀消耗，如在刻蚀去除衬垫氧化层的过程中就会产生场氧化层2的消耗，这会使得后续形成的多晶硅浮栅4的宽度会大于有源区103的宽度；如图2所示，在宽度为W的有源区103的两侧多晶硅浮栅4会各自扩展一个宽度W1，使得多晶硅浮栅4的宽度为W+2×W1。宽度W1的存在会减少多晶硅浮栅4之间的间距，增加多晶硅浮栅4之间的互相干扰。
图1所示可知，同一列的所述闪存单元都位于同一所述有源区103上；同一行的各所述闪存单元的所述多晶硅控制栅6的多晶硅都连接在一起组成多晶硅栅行101。由图2所示可知，所述多晶硅控制栅6会从顶部和侧面覆盖所述多晶硅浮栅4。所述多晶硅控制栅6和所述多晶硅浮栅4的交叠区域为对应的所述闪存单元的栅极结构的形成区域。由图1可知，被所述栅极结构覆盖的区域为沟道区，沟道区的宽度方向和有源区103的宽度方向相同且所述沟道区的宽度为W，沟道区的长度则为L。
如图3所示，在各所述栅极结构的所述多晶硅控制栅6两侧的所述有源区103中分别形成有对应的闪存单元的源区8b和漏区8a，各所述闪存单元的漏区8a的顶部通过接触孔10连接对应列的位线上，位线由正面金属层11图形化后形成；各所述闪存单元的漏区8a的顶部的接触孔10在图1中对应于标记104所示的接触孔。接触孔10穿过层间膜9，在栅极结构的侧面形成由侧墙7。由图1所示，各所述源区8b都和对应行的源极线102相连。
如图4A所示，是现有闪存的多晶硅浮栅的俯视面版图；图4A中单独用标记41表示所述多晶硅浮栅，可以看出所述多晶硅浮栅41侧面为平整的结构。图4B是图1对应的多晶硅浮栅41的立体图；图4C是相邻两个多晶硅浮栅41的立体图；图4C中还标出了多晶硅浮栅41的尺寸，多晶硅浮栅41由宽度等于有源区的宽度W的中间主体区域加延伸到有源区外的宽度为W1的扩展区域组成，多晶硅浮栅41的高度为H，相邻的多晶硅浮栅41的侧面之间的间距为S。可以看出，宽度W1的存在使得间距S减少，间距S的减少会增加多晶硅浮栅41之间的互相干扰，从而不利于闪存单元的尺寸的进一步的缩小。
本发明实施例闪存：
本发明实施例闪存的存储区的版图结构也请参考图1所示，本发明实施例的沿图1中AA线的剖面图也请参考图2所示，本发明实施例的沿图1中BB线的剖面图也请参考图3所示，本发明实施例闪存的存储区包括由多个闪存单元排列形成的闪存单元阵列。
各所述闪存单元的栅极结构包括由第一栅氧化层3、多晶硅浮栅4、第二ONO层5和多晶硅控制栅6形成的叠加结构。
在所述闪存单元阵列中，在半导体衬底1表面形成有由场氧化层2隔离出的有源区103，各所述有源区103呈条形结构并平行排列，所述多晶硅浮栅4位于所述有源区103的顶部并通过所述第一栅氧化层3隔离。有源区103的结构请参考图1所示，所述多晶硅浮栅4在图1中的形成区域如虚线框105所示。
图1所示可知，同一列的所述闪存单元都位于同一所述有源区103上；同一行的各所述闪存单元的所述多晶硅控制栅6的多晶硅都连接在一起组成多晶硅栅行101。由图2所示可知，所述多晶硅控制栅6会从顶部和侧面覆盖所述多晶硅浮栅4。所述多晶硅控制栅6和所述多晶硅浮栅4的交叠区域为对应的所述闪存单元的栅极结构的形成区域。由图1可知，被所述栅极结构覆盖的区域为沟道区，沟道区的宽度方向和有源区103的宽度方向相同且所述沟道区的宽度为W，沟道区的长度则为L。
如图3所示，在各所述栅极结构的所述多晶硅控制栅6两侧的所述有源区103中分别形成有对应的闪存单元的源区8b和漏区8a，各所述闪存单元的漏区8a的顶部通过接触孔10连接对应列的位线上，位线由正面金属层11图形化后形成；各所述闪存单元的漏区8a的顶部的接触孔10在图1中对应于标记104所示的接触孔。接触孔10穿过层间膜9。由图1所示，各所述源区8b都和对应行的源极线102相连。
在所述多晶硅浮栅4的侧面和对应的所述有源区103的侧面为光刻对齐的条件下会形成由所述场氧化层2被刻蚀消耗引起的所述多晶硅浮栅4的宽度扩展，各所述多晶硅浮栅4的两侧面设置有凸凹结构；通常，由衬垫氧化层的刻蚀产生所述场氧化层2被刻蚀消耗。
本发明实施例的凸凹结构请单独参考图5A至图5C，如图5A所示，是本发明实施例闪存的多晶硅浮栅的俯视面版图；图5B是本发明实施例闪存的单个多晶硅浮栅的立体图；图5C是本发明实施例闪存的相邻两个多晶硅浮栅的立体图；图5A中，所述多晶硅浮栅单独用标记42表示，在所述有源区103的宽度方向上，各所述凸凹结构分别包括凸部201和凹部202，两个相邻的所述多晶硅浮栅42之间相邻的所述凸凹结构的凸部201和凹部202在位置上互相对应设置使得两个相邻的所述多晶硅浮栅42的各位置处的侧面间距都为对应的凸部201和凹部202之间的间距，从而使相邻的所述多晶硅浮栅42的侧面间距得到扩展并抵消所述多晶硅浮栅42的宽度扩展造成的所述多晶硅浮栅42的间距的减少。相邻的所述多晶硅浮栅42的侧面间的各所述凸凹结构分别包括凸部201和凹部202位置配合设置请参考图5C所示，图5C中还标示了所述多晶硅浮栅42的尺寸，由图5C所示可知，各所述多晶硅浮栅42包括宽度等于有源区103的宽度W的主体部分，各凸部201则具有延伸的宽度W1，所述多晶硅浮栅42的高度为H；相邻的两个所述多晶硅浮栅42的侧面之间的间距为S1。和图4C所示的现有结构的间距S比较可知，本发明实施例的间距S1得到了扩大，即增加了W1。所以增加所述多晶硅浮栅42之间的间距，减少所述多晶硅浮栅42之间的互相干扰。
由图5C可知，各所述凸凹结构的凹部202的侧面位置和对应的所述有源区103的侧面位置对齐，各所述凸凹结构的凸部201的侧面和凹部202的侧面的距离根据所述多晶硅浮栅4的宽度扩展值设置。
本发明实施例中，各所述凸凹结构的凸部201和凹部202在沿所述有源区103的长度方向上交替排列设置在对应的所述多晶硅浮栅4的侧面。各所述凸凹结构的凸部201的长度和凹部202的长度相同，各所述多晶硅浮栅4对应的侧面的所述凸凹结构的凸部201和凹部202使所述多晶硅浮栅4的侧面在长度方向上等分分割。图5A中，各所述多晶硅浮栅4的侧面在长度方向上被对应的所述凸凹结构的凸部201和凹部202进行了三等分分割。在其它实施例中也能为：各同一所述凸凹结构的相邻的凸部201和凹部202的长度不相同，各所述多晶硅浮栅4对应的侧面的所述凸凹结构的凸部201和凹部202使所述多晶硅浮栅4的侧面在长度方向上按非等分分割。
在其它实施例中也能为：各所述凸凹结构的凸部201和凹部202在沿所述多晶硅浮栅4的高度方向上交替排列设置在对应的所述多晶硅浮栅4的侧面。各所述凸凹结构的凸部201的高度和凹部202的高度相同，各所述多晶硅浮栅4对应的侧面的所述凸凹结构的凸部201和凹部202使所述多晶硅浮栅4的侧面在高度方向上等分分割。或者，各同一所述凸凹结构的相邻的凸部201和凹部202的高度不相同，各所述多晶硅浮栅4对应的侧面的所述凸凹结构的凸部201和凹部202使所述多晶硅浮栅4的侧面在高度方向上按非等分分割。
在其它实施例中也能为：同时结合了，各所述凸凹结构的凸部201和凹部202在沿所述有源区103的长度方向上交替排列设置在对应的所述多晶硅浮栅4的侧面；和，各所述凸凹结构的凸部201和凹部202在沿所述多晶硅浮栅4的高度方向上交替排列设置在对应的所述多晶硅浮栅4的侧面。
所述闪存对应的工艺技术节点为65nm以下。所述闪存为NOR型闪存，源区和漏区形成于所述多晶硅控制栅6两侧的所述有源区103中，各所述闪存单元的沟道区形成于被对应的所述栅极结构所覆盖的区域；各所述闪存单元的漏区的顶部通过接触孔连接对应列的位线上；各所述源区都和对应行的源极线相连。各所述多晶硅行101即所述多晶硅控制栅6通过所述第二ONO层5侧面覆盖形成有所述凸凹结构的所述多晶硅浮栅42的侧面。所述多晶硅控制栅6和所述多晶硅浮栅4之间的耦合电容由所述多晶硅控制栅6和所述多晶硅浮栅4之间的交叠的面积确定，而由于多晶硅控制栅6主要是覆盖在所述多晶硅浮栅4的顶部表面和宽度方向上两个侧面，也即由所述多晶硅浮栅4的顶部表面和两个宽度方向的侧面的面积和即可得到对应耦合电容；由图4C所示的尺寸可以得到现有结构的所述多晶硅浮栅41的顶部表面和两个宽度方向的侧面的面积和为：(W+2×W1)×L+2×H×L；而由图5C所示的尺寸可以得到本发明实施例结构的所述多晶硅浮栅42的顶部表面和两个宽度方向的侧面的面积和为：(W+W1)×L+2×H×L+4×H×W1；二者的面积差为：(4×H-L)×W1，随着L的减少，本发明实施例的所述多晶硅控制栅6和所述多晶硅浮栅4之间的耦合电容的增加会更加明显。
本发明实施例的闪存的存储区中多晶硅浮栅4的在有源区103的宽度方向上的侧面和有源区103的侧面为光刻对齐的结构，但是由于场氧化层2被刻蚀消耗后会形成多晶硅浮栅4的宽度边的扩展，针对这种多晶硅浮栅4的宽度边的扩展，本发明实施例对多晶硅浮栅4的在有源区103的宽度方向上的侧面结构进行了特别设置即设置为凸凹结构，各凸凹结构分别包括凸部201和凹部202且两个相邻的多晶硅浮栅4之间相邻的凸凹结构的凸部201和凹部202在位置上互相对应设置，这样就使得两个相邻的多晶硅浮栅4的各位置处的侧面间距都为对应的凸部201和凹部202之间的间距，从而使相邻的多晶硅浮栅4的侧面间距得到扩展并能抵消多晶硅浮栅4的宽度扩展造成的多晶硅浮栅4的间距的减少，所以本发明实施例最后能增加在有源区103的宽度方向上的多晶硅浮栅4的侧面间距，从而能减少多晶硅浮栅4之间的互相干扰，从而有利于增加漏极电压，提高编程速度。
另外，同一行的各闪存单元的多晶硅控制栅6的多晶硅会连接在一起并形成多晶硅行，各多晶硅行会通过第二ONO层5侧面覆盖形成有凸凹结构的多晶硅浮栅4的侧面，和没有凸凹结构的多晶硅浮栅4的侧面相比，本发明实施例的多晶硅行和多晶硅浮栅4之间的交叠面积更大，故本发明实施例还能同时实现增加多晶硅控制栅6和多晶硅浮栅4之间的耦合率的效果，从而能有利于进一步降低栅极电压。
本发明实施例通过凸凹结构克服了场氧化层2被刻蚀消耗后会形成多晶硅浮栅4的宽度边的扩展，从而能有利于闪存单元的尺寸的进一步的缩减，如本发明实施例能很好的应用于65nm以下的工艺技术节点。
以上通过具体实施方式对本发明进行了详细的说明，但这些并非构成对本发明的限制。在不脱离本发明原理的情况下，本领域的技术人员还可做出许多变形和改进，这些也应视为本发明的保护范围。
Claims (13)
1.一种闪存，其特征在于，闪存的存储区包括由多个闪存单元排列形成的闪存单元阵列；
各所述闪存单元的栅极结构包括由第一栅氧化层、多晶硅浮栅、第二ONO层和多晶硅控制栅形成的叠加结构；
在所述闪存单元阵列中，在半导体衬底表面形成有由场氧化层隔离出的有源区，各所述有源区呈条形结构并平行排列，所述多晶硅浮栅位于所述有源区的顶部并通过所述第一栅氧化层隔离；
在所述有源区的宽度方向上，在所述多晶硅浮栅的侧面和对应的所述有源区的侧面为光刻对齐的条件下会形成由所述场氧化层被刻蚀消耗引起的所述多晶硅浮栅的宽度扩展，各所述多晶硅浮栅的两侧面设置有凸凹结构，各所述凸凹结构分别包括凸部和凹部，两个相邻的所述多晶硅浮栅之间相邻的所述凸凹结构的凸部和凹部在位置上互相对应设置使得两个相邻的所述多晶硅浮栅的各位置处的侧面间距都为对应的凸部和凹部之间的间距，从而使相邻的所述多晶硅浮栅的侧面间距得到扩展并抵消所述多晶硅浮栅的宽度扩展造成的所述多晶硅浮栅的间距的减少；
各所述多晶硅浮栅两侧面上的凸部和凹部的位置一一对应，包括：当所述多晶硅浮栅的一侧面上设置有凸部时另一侧面对应的位置设置有凹部以及当所述多晶硅浮栅的一侧面上设置有凹部时另一侧面对应的位置设置有凸部；
各所述凸凹结构的凹部的侧面位置和对应的所述有源区的侧面位置对齐，各所述凸凹结构的凸部的侧面和凹部的侧面的距离根据所述多晶硅浮栅的宽度扩展值设置；
同一行的各所述闪存单元的多晶硅控制栅的多晶硅连接在一起并形成多晶硅行，各所述多晶硅行通过所述第二ONO层侧面覆盖形成有所述凸凹结构的所述多晶硅浮栅的侧面；
所述多晶硅行和所述有源区的条形结构垂直。
2.如权利要求1所述的闪存，其特征在于：各所述凸凹结构的凸部和凹部在沿所述有源区的长度方向上交替排列设置在对应的所述多晶硅浮栅的侧面。
3.如权利要求2所述的闪存，其特征在于：各所述凸凹结构的凸部的长度和凹部的长度相同，各所述多晶硅浮栅对应的侧面的所述凸凹结构的凸部和凹部使所述多晶硅浮栅的侧面在长度方向上等分分割。
4.如权利要求3所述的闪存，其特征在于：各所述多晶硅浮栅的侧面在长度方向上被对应的所述凸凹结构的凸部和凹部3等分分割。
5.如权利要求2所述的闪存，其特征在于：各同一所述凸凹结构的相邻的凸部和凹部的长度不相同，各所述多晶硅浮栅对应的侧面的所述凸凹结构的凸部和凹部使所述多晶硅浮栅的侧面在长度方向上按非等分分割。
6.如权利要求1所述的闪存，其特征在于：各所述凸凹结构的凸部和凹部在沿所述多晶硅浮栅的高度方向上交替排列设置在对应的所述多晶硅浮栅的侧面。
7.如权利要求6所述的闪存，其特征在于：各所述凸凹结构的凸部的高度和凹部的高度相同，各所述多晶硅浮栅对应的侧面的所述凸凹结构的凸部和凹部使所述多晶硅浮栅的侧面在高度方向上等分分割。
8.如权利要求6所述的闪存，其特征在于：各同一所述凸凹结构的相邻的凸部和凹部的高度不相同，各所述多晶硅浮栅对应的侧面的所述凸凹结构的凸部和凹部使所述多晶硅浮栅的侧面在高度方向上按非等分分割。
9.如权利要求2所述的闪存，其特征在于：各所述凸凹结构的凸部和凹部在沿所述多晶硅浮栅的高度方向上交替排列设置在对应的所述多晶硅浮栅的侧面。
10.如权利要求1所述的闪存，其特征在于：所述闪存对应的工艺技术节点为65nm以下。
11.如权利要求1所述的闪存，其特征在于：所述闪存为NOR型闪存，源区和漏区形成于所述多晶硅控制栅两侧的所述有源区中，各所述闪存单元的沟道区形成于被对应的所述栅极结构所覆盖的区域。
12.如权利要求11所述的闪存，其特征在于：各所述闪存单元的漏区的顶部通过接触孔连接对应列的位线上；各所述源区都和对应行的源极线相连。
13.如权利要求1所述的闪存，其特征在于：由衬垫氧化层的刻蚀产生所述场氧化层被刻蚀消耗。
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