WO2007026494A1 - 半導体装置およびその製造方法 - Google Patents

半導体装置およびその製造方法 Download PDF

Info

Publication number
WO2007026494A1
WO2007026494A1 PCT/JP2006/315099 JP2006315099W WO2007026494A1 WO 2007026494 A1 WO2007026494 A1 WO 2007026494A1 JP 2006315099 W JP2006315099 W JP 2006315099W WO 2007026494 A1 WO2007026494 A1 WO 2007026494A1
Authority
WO
WIPO (PCT)
Prior art keywords
ono film
groove
word line
forming
semiconductor device
Prior art date
Application number
PCT/JP2006/315099
Other languages
English (en)
French (fr)
Inventor
Masaya Hosaka
Masatomi Okanishi
Namjin Heo
Original Assignee
Spansion Llc
Spansion Japan Limited
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Spansion Llc, Spansion Japan Limited filed Critical Spansion Llc
Priority to JP2007533144A priority Critical patent/JPWO2007026494A1/ja
Publication of WO2007026494A1 publication Critical patent/WO2007026494A1/ja

Links

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/76—Unipolar devices, e.g. field effect transistors
    • H01L29/772—Field effect transistors
    • H01L29/78—Field effect transistors with field effect produced by an insulated gate
    • H01L29/792—Field effect transistors with field effect produced by an insulated gate with charge trapping gate insulator, e.g. MNOS-memory transistors
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B43/00—EEPROM devices comprising charge-trapping gate insulators
    • H10B43/30—EEPROM devices comprising charge-trapping gate insulators characterised by the memory core region
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B69/00—Erasable-and-programmable ROM [EPROM] devices not provided for in groups H10B41/00 - H10B63/00, e.g. ultraviolet erasable-and-programmable ROM [UVEPROM] devices

Definitions

  • the present invention relates to a semiconductor device and a method for manufacturing the same, and more particularly to a semiconductor device having an ONO film on a side surface of a groove formed in a semiconductor substrate and a method for manufacturing the same.
  • nonvolatile memories which are semiconductor devices capable of rewriting data
  • flash memory which is a typical non-volatile memory
  • a transistor constituting a memory cell has a floating gate called an electric charge storage layer or an ONO film (Oxide / Nitride / Oxide). Data is stored by accumulating charges in the charge accumulation layer.
  • ONO film Oxide / Nitride / Oxide
  • Patent Document 1 discloses a NOR flash memory (conventional example 1) in which two charge storage regions can be formed in the ONO film of one memory cell.
  • Patent Document 2 discloses a NAND flash memory (conventional example 2) in which a bit line made of a diffusion layer is formed on each side surface of a groove formed in a semiconductor substrate and a floating gate is formed on the side surface. ing.
  • Patent Document 3 a bit line made of a diffusion layer and extending in the longitudinal direction of the groove is formed at the corner of the protrusion between the groove formed on the semiconductor substrate and below the protrusion, and extends in the width direction of the groove.
  • a flash memory (conventional example 3) in which existing word lines are formed is disclosed.
  • Patent Document 1 US Patent No. 6011725
  • Patent Document 2 JP-A-7-45797
  • Patent Document 3 Special Table 2003-508914 Publication
  • the memory cell is formed on the plane of the semiconductor substrate, and the storage capacity is not sufficient.
  • the semiconductor substrate By forming a trench and using the floating gate or ONO film on the side of the trench as a charge storage layer, a high storage capacity is achieved.
  • the manufacturing method is complicated. For example, bit lines separated in the width direction of the groove are formed, and the manufacturing method thereof is not complicated.
  • An object of the present invention is to provide a semiconductor device capable of increasing storage capacity and a method for manufacturing the same.
  • the present invention provides a semiconductor substrate having a groove, a first ONO film provided on both side surfaces of the groove, a side surface of the first ONO film, and extending in a longitudinal direction of the groove And a first word line.
  • the groove is turned on the side surface.
  • the present invention provides a second ONO film provided on the semiconductor substrate between the groove portions, and provided on the second ONO film, extending in a longitudinal direction of the groove portions, and And a second word line electrically isolated from the word line. According to the present invention, it is possible to increase the storage capacity by providing the ONO film on the side surface of the groove and the semiconductor substrate between the grooves.
  • the present invention can be a semiconductor device including a bit line provided in the semiconductor substrate and extending in the width direction of the groove. According to the present invention, a bit line can be easily formed.
  • the present invention may be a semiconductor device in which each of the first ONO film and the second ONO film between the bit lines has two charge storage regions. According to the present invention
  • the present invention can be a semiconductor device in which the first ONO film and the second ONO film have a common trap layer. According to the present invention, the ONO film can be formed on the side surface of the groove by a simple manufacturing method.
  • the present invention can be a semiconductor device in which the first ONO film and the second ONO film have different trap layers. According to the present invention, it is possible to suppress the accumulation of charges in the ONO film on both sides of the word line when writing data.
  • the present invention includes a first contact hole connected to an upper surface of the first word line and connected to a wiring layer, and an interlayer isolation provided on the second word line and the groove. A semiconductor device including an edge film can be obtained. According to the present invention, the wiring layer can be connected to the first word line.
  • the present invention provides a semiconductor device in which the first contact holes connected to the pair of first word lines provided on both side surfaces of the groove are formed at different positions in the longitudinal direction of the groove, respectively. It can be. According to the present invention, the distance between the first word lines can be shortened, and the capacity density can be further increased.
  • the interlayer insulating film has a second contact hole connected to the second word line, and the second contact hole is the groove portion.
  • the semiconductor device can be formed at different positions in the longitudinal direction. According to the present invention, the distance between the first word line and the second word line can be shortened, and the capacity can be further increased.
  • the first ONO film formed in the same groove portion is connected on the bottom surface of the groove portion to form one ONO film, and is formed in the same groove portion.
  • the first word line may be a semiconductor device forming one word line. According to the present invention, the influence of charge loss and fringing current can be reduced, and the memory cell can be miniaturized.
  • the present invention may be a semiconductor device in which a set of the first word lines formed in the same groove is electrically isolated from each other. According to the present invention, it is possible to further increase the storage capacity.
  • the first ONO film provided on the adjacent side surface of the adjacent groove is
  • the semiconductor device can be formed by connecting the groove portions on the semiconductor substrate to form one ONO film.
  • the present invention can be a semiconductor device in which the trap layers in the first ONO film provided on the adjacent side surfaces of the adjacent groove portions are separated from each other. According to the present invention, charge accumulation in the ONO film between word lines due to fringing current can be suppressed.
  • the present invention includes an interlayer insulating film provided on the trench, having a first outer hole connected to an upper surface of the first word line and connected to a wiring layer, The first contact holes connected to the one set of first word lines can be semiconductor devices formed at different positions in the longitudinal direction of the groove. According to the present invention, the distance between the first word lines can be shortened, and the capacity density can be further increased.
  • the present invention includes a step of forming a groove in a semiconductor substrate, a step of forming a first ONO film on both side surfaces of the groove, and a longitudinal direction of the groove on a side surface of the first ONO film. Forming a first word line extending to the semiconductor device. According to the present invention, it is possible to increase the storage capacity by providing the ONO film on the side surface of the groove.
  • the present invention provides a step of forming a second ONO film on the semiconductor substrate between the groove portions, and extends in the longitudinal direction of the groove portions on the second ONO film, Forming a second word line that is electrically separated from the word line. According to the present invention, it is possible to increase the storage capacity by forming the ONO film on the side surface of the groove and the semiconductor substrate between the grooves.
  • the step of forming the first ONO film and the step of forming the second ONO film include a trap layer common to the first ONO film and the second ONO film. It can be set as the manufacturing method of the semiconductor device including the process to form. According to the present invention, the first ONO film can be formed on the side surface of the groove by a simple manufacturing method.
  • the step of forming the first ONO film includes a step of forming a first trap layer, and the step of forming the second ONO film forms the first trap layer.
  • a method for manufacturing a semiconductor device including a step of forming a second trap layer different from the step can be provided. According to the present invention, it is possible to suppress the accumulation of electric charges in the ONO film on both sides of the word line when writing data.
  • the step of forming the first ONO film and the step of forming the second ONO film include a top acid common to the first ONO film and the second ONO film.
  • a semiconductor device manufacturing method including a step of forming a film can be obtained. According to the present invention, the manufacturing process can be reduced.
  • the present invention includes a step of forming a first contact hole in an interlayer insulating film provided on the second word line and the trench so as to connect to an upper surface of the first word line. It can be set as the manufacturing method of the semiconductor device which has. According to the present invention, the wiring layer can be connected to the first common line.
  • the step of forming the first contact hole includes the step of forming the contact holes at different positions in the longitudinal direction of the groove portions of a pair of first word lines formed on both side surfaces of the groove portions.
  • a method for manufacturing a semiconductor device which is a step of forming the substrate. According to the present invention, the distance between the first word lines can be shortened, and the capacity density can be further increased.
  • the present invention provides a semiconductor device manufacturing method including a step of forming a second contact hole connected to the second word line at a position different from the first contact hole in the longitudinal direction of the groove. It can be a method. According to the present invention, the distance between the first word line and the second word line can be shortened, and the capacity density can be further increased.
  • a layer to form the first word line is formed on the side surface of the first ONO film and the second ONO film between the groove portions.
  • a method of manufacturing a semiconductor device including a step of removing the layer to be the first word line between the trenches.
  • the first word line can be formed on the side surface of the groove.
  • the step of forming the first word line includes the step of forming a protective layer embedded between layers to be the first first line in the groove portion. It can be a method.
  • the present invention provides a first word line having the same height as the upper surface of the protective layer on the side surface of the first ONO film by removing the layer to be the first word line between the trenches.
  • a method for manufacturing a semiconductor device in which a layer to be formed can be left. According to the present invention, the height of the first word line can be ensured by using the protective layer as a stopper when removing the layer to be the first word line.
  • the present invention provides a method for manufacturing a semiconductor device, wherein the step of removing the layer to be the first word line includes a step of removing the layer to be the first word line by polishing. be able to. According to the present invention, the height of the first word line can be ensured by using the protective layer as a polishing stopper.
  • the present invention can be a method for manufacturing a semiconductor device including a step of removing the protective layer.
  • the step of forming the first ONO film is a step of forming an ONO film on both side surfaces of the groove portion, on the bottom surface of the groove portion, and on the semiconductor substrate between the groove portions. It can be set as the manufacturing method of this. According to the present invention, the first ONO film can be formed on both side surfaces of the groove.
  • the present invention can be a semiconductor device manufacturing method including a step of removing a trap layer in the ONO film on the semiconductor substrate between the groove portions. According to the present invention, charge accumulation in the ONO film between word lines due to the fringing current can be suppressed.
  • the present invention can be a semiconductor device manufacturing method including a step of electrically separating a set of the first word lines provided in the same groove portion from each other. According to the present invention, a higher storage capacity can be achieved.
  • a first contact hole is formed in the interlayer insulating film provided on the semiconductor substrate between the groove portions and on the groove portion so as to be connected to the upper surface of the first word line.
  • forming the first contact hole includes forming the contact hole at a different position in the longitudinal direction of the groove portion of a set of first word lines formed on both side surfaces of the groove portion. It can be a method for manufacturing a semiconductor device which is a process. According to the present invention, the distance between the first word lines can be shortened, and the capacity density can be further increased.
  • the present invention it is possible to provide a semiconductor device capable of increasing the storage capacity and a method for manufacturing the same.
  • FIG. 1 is a top view of a memory cell area of a flash memory according to a first embodiment.
  • FIG. 2 (a) is a sectional view taken along line AA in FIG. 1, and FIG. 2 (b) is a sectional view taken along line BB in FIG.
  • FIG. 3 (a) is a CC sectional view of FIG. 1, and FIG. 3 (b) is a DD sectional view of FIG. [4]
  • FIG. 4 is a three-dimensional view of region E in FIG. 1 to explain the charge storage region.
  • FIGS. 5 (a) to 5 (c) are cross-sectional views (part 1) showing the manufacturing process of the flash memory according to the first embodiment.
  • FIG. 6 (a), FIG. 6 (c) is a sectional view (No. 2) showing the manufacturing process of the flash memory according to Embodiment 1. [FIG.
  • FIG. 7 is a sectional view (No. 3) showing the manufacturing process of the flash memory according to the first embodiment.
  • FIG. 8 is a cross-sectional view of a flash memory according to the second embodiment.
  • FIG. 9 (a) and FIG. 9 (c) are cross-sectional views (part 1) showing the manufacturing process of the flash memory according to the second embodiment.
  • FIG. 10 (a) and FIG. 10 (b) are cross-sectional views (part 2) showing the manufacturing process of the flash memory according to the second embodiment.
  • FIGS. 11 (a) to 11 (c) are cross-sectional views (part 1) showing the manufacturing process of the flash memory according to the third embodiment.
  • FIGS. 12 (a) to 12 (c) are cross-sectional views (part 2) illustrating the manufacturing process of the flash memory according to the third embodiment.
  • FIG. 13 (a) is a top view of the flash memory according to Example 4, and FIG. 13 (b), FIG. 13 (c), and FIG. — A, B— B, CC sectional views.
  • FIG. 14 (a) to FIG. 14 (f) are cross-sectional views (part 1) showing the manufacturing process of the flash memory according to the fourth embodiment.
  • FIG. 15 (a) to FIG. 15 (d) are sectional views (No. 2) showing the manufacturing process of the flash memory according to the fourth embodiment.
  • FIG. 16 (a) is a top view of the flash memory according to Example 5, and FIG. 16 (b), FIG. 16 (c) and FIG. —A, B—B, C—C cross-sectional views.
  • FIG. 17 (a) and FIG. 17 (b) are cross-sectional views showing the manufacturing process of the flash memory according to the fifth embodiment.
  • FIG. 18 is a top view of the flash memory according to Example 6, and FIG. 18 (b), FIG. 18 (c), and FIG. 18 (d) are respectively A in FIG. —A, B—B, C—C cross-sectional views.
  • FIG. 19 (a) to FIG. 19 (c) are cross-sectional views showing the manufacturing process of the flash memory according to the sixth embodiment.
  • FIG. 1 is a top view of the memory cell area of the flash memory according to the first embodiment.
  • the right side is a memory cell region
  • the left side is a region connecting the word line and the second wiring layer
  • the first and second interlayer insulating films 30 and 36 and the first and second wiring layers 34 are connected. 40 are not shown.
  • the first and second word lines 22 and 24 and the first and second ONO films 18a and 18b are not shown, and only the bit line 20 is shown.
  • 2 (a) is a cross-sectional view taken along the line AA in FIG. 1
  • FIG. 2 (b) is a cross-sectional view taken along the line BB in FIG. 3
  • FIG. 3 (b) is a DD cross-sectional view of FIG.
  • the first and second wiring layers 34 and 40 and the first and second interlayer insulating films 30 and 36 are not shown.
  • a groove 11 extends in the lateral direction of FIG. 1 in a P-type silicon semiconductor substrate 10 (or a P-type region in the semiconductor substrate).
  • a first ONO film 18a including a tunnel oxide film 12a, a trap layer 14a, and a top oxide film 16a is provided on both side surfaces of the groove 11 in the width direction.
  • a first word line 22 extending in the width direction of the groove 11 is provided on the side surface of the first ONO film 18a.
  • a second ONO film 18b including a tunnel oxide film 12b, a trap layer 14b, and a top oxide film 16b is provided on the semiconductor substrate 10 between the trenches 11.
  • a second word line 24 extending in the width direction of the groove 11 and electrically separated from the first word line 22 is provided.
  • the bit line 20 is provided in the semiconductor substrate 10 and extends in the width direction of the groove 11. Referring to FIG. 2 (b), the bit line 20 is formed in contact with the side surface of the first ONO film 18a on the tunnel oxide film 12a side and the side surface of the first ONO film 18a on the tunnel oxide film 12b side. .
  • An oxide silicon film 26 is embedded in the groove 11.
  • a first interlayer insulating film 30 is formed on the trench 11 and the second grid line 24, and a first interlayer insulating film 30 is formed on the first interlayer insulating film 30.
  • the wiring layer 34 extends in the longitudinal direction of the bit line 20.
  • a second interlayer insulating film 36 is formed on the first wiring layer 34. As shown in FIG. 3A, the first wiring layer 34 is formed on the bit line 20.
  • the bit line 20 is connected to the first wiring layer 34 through a contact hole every time a plurality of grooves 11 are exceeded.
  • FIG. 4 is a three-dimensional representation of the portion E in FIG.
  • the bit line 20, the first word line 22 and the second word line 24 are shown separated from the first ONO film 18a and the second ONO film 18b.
  • Two charge storage regions C1 and C2 (C3 and C4) are formed in the first ONO film 18a on the side surface of the first word line 22 between the bit lines 20.
  • two charge storage regions C5 and C6 are formed in the second ONO film 18b. Therefore, 6-bit information can be stored in part E.
  • Erasing the charge from the charge storage regions C1 to C6 applies a negative voltage to the corresponding first or second word line 22, 24, applies one of the bit lines 20 to ground, and applies a positive voltage to the other. To do. As a result, hot holes are injected into the charge storage region and the charge in the charge storage region disappears. In this way, charges can be stored and erased in the six charge storage regions C1 to C6 shown in FIG.
  • FIGS. 5 (a) to 7 (c) are cross-sectional views corresponding to the AA cross section of FIG.
  • a groove 11 is formed in a P-type silicon semiconductor substrate 10 (or a P-type region in the semiconductor substrate).
  • a silicon oxide film is formed as a tunnel oxide film 12 using, for example, a thermal oxidation method on the side surface of the groove 11 and on the semiconductor substrate 10 between the grooves 11.
  • a silicon nitride film is formed as the trap layer 14 using the CVD method.
  • bit line 20 arsenic ions are implanted and then heat-treated to form the bit line 20 (see FIG. 5 (b)). Is not shown). At this time, ions are implanted from a slant so that the ions are also irradiated onto the side surface and bottom surface of the groove 11.
  • the bit line 20 can be formed by a simple process.
  • an oxide silicon film is formed as the top oxide film 16 by using, for example, a CVD method.
  • the first ONO film 18 a is formed on both side surfaces of the groove 11, and the second ONO film 18 b is formed on the semiconductor substrate 10 between the grooves 11.
  • the polycrystalline silicon film 21 (with the first word line 22 and the side surface of the first ONO film 18a in the groove 11 and the second ONO film 18b between the grooves 11 Layer to be formed).
  • the polycrystalline silicon film 21 is polished on the entire surface or polished using the CMP method, so that the polycrystalline silicon film 21 in the region between the trenches 11 (the layer to be the first word line) Remove.
  • the first word line 22 extending in the longitudinal direction of the groove 11 is formed on the side surface of the first ONO film 18a in the groove 11.
  • an oxide silicon film 26 is formed in the groove portions 11 and between the groove portions 11 by, for example, a high density plasma CVD method.
  • the oxide silicon film 26 is polished by etch back or CMP to leave the oxide silicon film in the trench 11.
  • a polycrystalline silicon film 23 is formed on the second ONO film 18b and the oxide silicon film 26 between the trenches 11.
  • FIG. 7 (c) by etching a predetermined region of the polycrystalline silicon film 23, the second ONO film 18b extends in the longitudinal direction of the groove 11 and is electrically separated. Form wardline 24.
  • a first interlayer insulating film 30 made of, for example, an oxide silicon film is formed on the second word line 24 and the oxide silicon film 26 and connected to the bit line 20 on the first interlayer insulating film 30.
  • Contact hole 32 is formed.
  • the contact hole 32 is filled with a metal such as tungsten.
  • a first wiring layer 34 made of aluminum is formed on the first interlayer insulating film 30.
  • a second interlayer insulating film 36 of, for example, an oxide silicon film is formed on the first wiring layer 34 and the first interlayer insulating film.
  • First or second contact holes 38 and 39 connected to the first or second word lines 22 and 24 are formed in the first interlayer insulating film 30 and the second interlayer insulating film 36.
  • the first and second contact holes 38 and 39 are filled with a metal such as tungsten.
  • a metal such as tungsten.
  • a second wiring layer 40 of aluminum is formed on the second interlayer insulating film 36.
  • a protective film is formed on the second wiring layer 40 and the second interlayer insulating film 36.
  • Example 1 in addition to the second ONO film 18b and the second word line 24 formed on the semiconductor substrate 10 between the trenches 11, the first ONO film 18a and the second ONO film 18a on the side surface of the trench 11 By providing the first word line 22, the charge storage region can be formed also on the side surface of the groove 11, and a high storage capacity can be achieved by a simple manufacturing method.
  • the bit line 20 is provided continuously in the width direction of the groove 11 in the semiconductor substrate in the width direction of the groove 11.
  • the bit line 20 can be easily formed by, for example, an ion implantation method.
  • the first ONO film 18a and the second ONO film 18b between the bit lines 20 each have two charge storage regions C1 to C6. This makes it possible to further increase the storage capacity.
  • the first ONO film 18a and the second ONO film 18b have a common trap layer 14.
  • the step of forming the first ONO film 18a and the step of forming the second ONO film 18b are the same trap layers of the first ONO film 18a and the second ONO film 18b. 1 to 4 forming step.
  • the ONO film can be formed on the side surface of the groove 11 by a simple manufacturing method.
  • first and second word lines 22 and 24 not connected to the first or second contact holes 38 and 39 in FIG. 1 are the first or second contact holes 38 on the opposite side of the memory cell region. , 39 is connected.
  • the first and second interlayer insulation films 30 and 36 are formed between the second wiring layer 40 and the first word line 22, and the first and second interlayer insulations are formed.
  • the films 30 and 36 are formed with a first contact hole 38 in which a conductor connecting the first word line 22 and the second wiring layer 40 is embedded.
  • the first contact hole 38 in which the conductor is embedded is connected to the upper surface of the first word line 22! /. In this way, the first word line 22 formed on the side surface of the groove 11 and the second wiring layer 40 can be connected.
  • a set of first word lines 22 formed on both side surfaces of the groove 11 The first contact hole 38 to be connected is formed at a different location in the longitudinal direction of the groove 11. That is, in FIG. 1, the first contact hole 38 connected to the upper first word line 22 and the first contact hole 38 connected to the lower first word line 22 in FIG. Are formed at different positions in the horizontal direction. Thus, even when the distance between the first word lines 22 is short, the second wiring layer 40 can be connected to each of the pair of first word lines 22 via the first contact holes 38. . Therefore, it is possible to further increase the capacity density.
  • the first and second interlayer insulating films 30 and 36 have a second contact hole 39 connected to the second word line 24, and the second contact hole 39 is the first contact hole 38. Are provided at different positions in the longitudinal direction of the groove 11.
  • the second contact hole 39 is formed closer to the memory cell than the first contact hole 38, and the second word line 24 is not formed between the groove portions 11 beside the first contact hole 38.
  • the second wiring layer 40 is connected to each of the first word line 22 and the second word line 24. can do. Therefore, it is possible to further increase the capacity density.
  • the width of the groove 11 is 260 nm
  • the distance between the first word lines 22 in the groove 11 is 100 nm
  • the height and width of the first word line 22 are 150 nm and 50 ⁇ m, respectively.
  • the height and width of the second word line 24 were 100 nm and 150 nm, respectively, and the thickness of the first and second ONO films was 30 nm.
  • the present invention is not limited to these dimensions.
  • the bit line 20 is formed on the semiconductor substrate 10 near the side surface of the groove 11.
  • the bit line 20 may be formed on the entire semiconductor substrate 10 having a convex shape between the groove portions 11. Also in this case, the bit line 20 can be operated similarly to the first embodiment.
  • FIG. 8 is a cross-sectional view of the flash memory according to the second embodiment, corresponding to the BB cross section of FIG.
  • FIGS. 9 (a) to 10 (b) are cross-sectional views corresponding to the AA cross section of FIG.
  • an oxide silicon film is formed on the semiconductor substrate 10 as the tunnel acid film 12b using, for example, a thermal acid method.
  • a silicon nitride film is formed as the trap layer 14b by using, for example, a CVD method.
  • the trench layer 11 is formed by etching the trap layer 14b, the tunnel oxide film 12b, and predetermined regions of the semiconductor substrate 10.
  • an oxide silicon film 13 and a silicon nitride film 15 are formed on the side surface of the groove 11 and the trap layer 14b between the grooves 11 by using, for example, a CVD method.
  • the silicon nitride film 15 and the oxide silicon film 13 are etched back to form the trap layer 14a and the tunnel oxide film 12a on the side surface of the trench 11.
  • the bit line 20 is formed by ion implantation of arsenic and subsequent heat treatment (not shown in FIG. 9C).
  • an oxide silicon film is formed as top oxide films 16a and 16b using, for example, a CVD method so as to cover trap layer 14a and trap layer 14b.
  • the first ONO film 18a and the second ONO film 18b are formed on the semiconductor substrate 10 between the groove portions 11 on both side surfaces of the groove portion 11.
  • the same manufacturing method as in FIGS. 6 (a) to 7 (c) of Example 1 is used to form the first ONO film 18a on the side surface extending in the longitudinal direction of the groove 11.
  • a second word line 24 extending in the longitudinal direction of the groove 11 and electrically isolated from the first word line 22 is formed on the first word line 22 and the second ONO film 18b.
  • the first and second interlayer insulating films 30 and 36, the first and second wiring layers 34 and 40, and the contact holes 32, 38, and 39 are formed as in the first embodiment.
  • the flash memory according to Example 2 is completed.
  • Example 2 As in Example 1, when the trap layer 14a of the first ONO film 18a and the trap layer 14b of the second ONO film 18b are a common trap layer, ON on both sides of the word line is performed when data is written. Charges can be accumulated in the O film. Then, the charge accumulated on both sides of the word line cannot be erased, and the charge is accumulated in the adjacent trap layer, which may cause malfunction. According to Example 2, the first ONO film 18a and the second ONO film 18b have different trap layers 14a and 14b, respectively. Thus, when data is written, the trap layers 14a, 14b in the first and second ONO films 18a, 18b on both sides of the first and second word lines 22, 24 Therefore, it is possible to suppress the accumulation of electric charges.
  • the step of forming the first ONO film 18a of Example 2 includes the step of forming the trap layer 14a (first trap layer) as shown in FIG. 9 (a).
  • the step of forming includes a step of forming a trap layer 14b (second trap layer) different from the step of forming the trap layer 14a as shown in FIG. 9C. As a result, different trap layers 14a and 14b can be formed.
  • the process of forming the first ONO film 18a and the process of forming the second ONO film 18b include the top oxide film 16a of the first ONO film 18a and the process of forming the second ONO film 18b, as shown in FIG. A step of simultaneously forming the common top oxide film 16b of the second ONO film 18b is included. This can reduce the manufacturing process.
  • Example 3 is an example of a manufacturing method in which a protective layer is formed when the first word line 22 is formed.
  • a flash memory manufacturing method according to the third embodiment will be described with reference to FIG. 11 (a) and FIG. 12 (c).
  • 11 (a) to 12 (c) are cross-sectional views corresponding to the AA cross section of FIG. Referring to FIG. 11 (a), the same manufacturing process as in FIGS. 5 (a) to 6 (a) in Example 1 is performed, and the side surface of the first ONO film 18a and the upper surface of the second ONO film 18b Polycrystalline silicon film 21 (the first word line and the layer to be 22) is formed. Referring to FIG. 11B, a protective layer 27 is applied on the polycrystalline silicon film 21 in and between the groove portions 11.
  • the protective layer 27 for example, a resin such as HS Q (hydrogen-silsesquioxane) is used. Referring to FIG. 11 (c), the protective layer 27 between the grooves 11 is etched by dry etching. As a result, a protective layer 28 embedded between the polycrystalline silicon films 21 formed on the side surfaces of the trench 11 is formed. At this time, the upper surface of the protective layer 28 is preferably set to the same height as the lower surface of the polycrystalline silicon film 21 formed on the second ONO film 18b between the groove portions 11.
  • HS Q hydrogen-silsesquioxane
  • the polycrystalline silicon film 21 on the second ONO film 18b between the trenches 11 is polished using the CMP method.
  • the protective layer 28 functions as a polishing stopper, and the polishing can be stopped immediately before polishing the second ONO film 18b. That is, the polycrystalline silicon film 21 having substantially the same height as the upper surface of the protective layer 28 remains on both side surfaces of the first ONO film 18a.
  • the protective layer 28 in the groove 11 is removed by an ashing method.
  • the polycrystalline silicon film 21 on the bottom surface of the trench 11 is removed by etching the entire surface of the polycrystalline silicon film 21.
  • the first word line 22 is formed on the side surface of the first ONO film 18a.
  • the second ONO film 18b between the groove portions 11 and the bottom surface of the groove portion 11 are etched.
  • the second word line 24 and the first word line 22 formed after the polycrystalline silicon film 21 is likely to remain cannot be electrically separated. Therefore, if over-etching is performed to completely remove the polycrystalline silicon film 21, the height of the first word line 22 becomes low.
  • the step of forming the first word line 22 is performed as shown in FIG.
  • the step of removing the polycrystalline silicon film 21 includes a step of removing the polycrystalline silicon film 21 by polishing using the CMP method, so that the protective layer 28 is used as a polishing stover. Polishing of the polycrystalline silicon film 21 can be stopped on the ONO film 18b. Furthermore, the protective layer 28 can then be removed. As the protective film 28, in addition to the resin such as HSQ, the protective film 28 may function as a stubbing layer for polishing a layer to be a word line such as the polycrystalline silicon film 21.
  • the manufacturing method according to the third embodiment can be applied to the manufacturing method according to the second embodiment.
  • Example 4 [0067] In Example 4, the first ONO film formed in the same groove is connected on the bottom surface of the groove, and the first word line formed in the same groove forms one word line.
  • FIG. 13 (a) is a top view of the flash memory according to Example 4 (ONO film on the semiconductor substrate between the groove portions is not shown).
  • FIG. 13 (b), FIG. 13 (c) and FIG. (d) is a cross-sectional view taken along lines A—A, B—B and C—C in FIG. 13 (a), respectively. Note that the interlayer insulating film, the contact hole, and the wiring layer are not shown. Also, in FIG. 13 (a), describe three bit lines 20! / There are actually many books.
  • groove 11 is provided on the upper surface of P-type silicon semiconductor substrate 10 (or P-type region in the semiconductor substrate) so as to extend in the lateral direction of FIG. 13 (a). Yes.
  • a first layer of a tunnel oxide film 12, a trap layer 14 and a top oxide film 16 is formed on both side surfaces of the groove 11 in the width direction.
  • One ONO film 18 is provided.
  • the first ONO films 18 formed on both side surfaces in the same groove portion 11 are connected on the bottom surface of the groove portion 11 to form one ONO film 18.
  • the first ONO films 18 provided on the adjacent side surfaces of the adjacent groove portions 11 are connected on the semiconductor substrate 10 between the groove portions 11 to form one ONO film 18.
  • the first ONO film 18 formed on the semiconductor substrate 10 between the side surface and the bottom surface of the groove 11 and the groove 11 is provided continuously and integrally.
  • a first word line 22 extending in the width direction of the groove 11 is provided on the side surface in the groove 11 of the first ONO film 18.
  • the first word line 22 provided on the side surface of the first ONO film 18 formed in the same groove 11 forms one word line 22.
  • the bit line 20 is provided in the semiconductor substrate 10 and extends in the width direction of the groove 11.
  • the bit line 20 is formed in contact with the side surface of the first ONO film 18 on the tunnel oxide film 12 side.
  • FIGS. 14 (a) to 15 (d) A method for manufacturing a flash memory according to the fourth embodiment will be described with reference to FIGS. 14 (a) to 15 (d).
  • 14 (a) to 14 (c) FIG. 15 (a) and FIG. 15 (b) are cross-sectional views corresponding to the AA cross section of FIG. 13 (a).
  • 14 (d) to 14 (f) FIG. 15 (c) and FIG. 15 (d) are cross-sectional views corresponding to the BB cross section of FIG. 13 (a).
  • groove 11 is formed in semiconductor substrate 10 using an exposure technique and an etching technique.
  • a silicon oxide film is formed as a tunnel oxide film 12 on the bottom surface of the trench 11 and on the semiconductor substrate 10 between the trenches 11 by using, for example, a thermal oxidation method.
  • a silicon nitride film is formed on the tunnel oxide film 12 as the trap layer 14 using, for example, the CVD method.
  • a photoresist 50 is formed on the trap layer 14, and an opening is provided in the photoresist 50 using an exposure technique. Arsenic ions, for example, are implanted into the semiconductor substrate 10 below the opening. Thereafter, an N-type bit line 20 is formed in the semiconductor substrate 10 by heat treatment.
  • the photoresist 50 is removed, and an oxide silicon film is formed as a top oxide film 16 on the trap layer 14.
  • the ONO film 18 composed of the tunnel oxide film 12, the trap layer 14, and the top oxide film 16 is formed on both side surfaces of the groove part 11, on the bottom surface of the groove part 11 and on the semiconductor substrate 10 between the groove parts 11.
  • the A polycrystalline silicon layer 21 to be the first word line 22 is formed using, for example, a CVD method.
  • the polycrystalline silicon film 21 is polished by the CMP method to form the first word line 22 embedded in the groove 11.
  • first word lines 22 extending in the longitudinal direction of the groove 11 are formed on both side surfaces of the two first ONO films 18 in the groove 11.
  • the flash memory according to the fourth embodiment is completed by forming the interlayer insulating film, the contact hole in which the conductor connected to the bit line 20 and the first word line 22 is buried, and the wiring layer connected to the contact hole.
  • the channel is between the bit line 20 below and next to the first word line 22 of the memory cell Cell. As illustrated by arrows in FIG. 13D, the channel width is within the semiconductor substrate 11 on both sides of the groove 11 and on the bottom of the groove 11. Two charge storage regions C 11 and C 12 are formed in the first ONO film 18 in contact with the channel on the side of the bit line 20 in the memory cell Cell in FIG. 13A.
  • the width of the channel formed under the word line between the bit lines is also narrowed.
  • the charge loss from the charge storage region increases the effect of charge loss and fringing current flowing through the semiconductor substrate below both sides of the word line.
  • the first ONO film 18 provided on both side surfaces and the bottom surface of the groove 11 formed in the semiconductor substrate 10 is charged. Since it is accumulated, the channel width can be widened. For this reason, the charge stored in the charge storage region can be increased. Therefore, the influence of charge loss and fringing current is reduced. As a result, the memory cell can be miniaturized.
  • Example 5 is an example in which the trap layers 14 in the first ONO film 18 provided on the adjacent side surfaces of the adjacent groove portions 11 are separated from each other.
  • Fig. 16 (a) is a top view of the flash memory according to Example 5, and Fig. 16 (b), Fig. 16 (c) and Fig. 16 (d) are A-A and B in Fig. 16 (a), respectively. —B and C—C cross-sectional views.
  • the trap layer 14 and the top oxide film 16 in the first ONO film 18 are not formed on the semiconductor substrate 10 between the trenches 11.
  • Other configurations are the same as those of the fourth embodiment, and the same members are denoted by the same reference numerals and description thereof is omitted.
  • FIGS. 17A and 17B are cross-sectional views showing the manufacturing process of the flash memory according to the fifth embodiment.
  • Fig. 17 (a) and Fig. 17 (b) are cross-sectional views corresponding to the AA and BB cross sections in Fig. 16 (a).
  • the semiconductor substrate 10 between the grooves 11 is formed.
  • the top oxide film 16 and the trap layer 14 in the first ONO film 18 are removed using the CMP method.
  • the same manufacturing steps as those in FIGS. 15 (a) to 15 (d) of the fourth embodiment are performed, and the flash memory according to the fifth embodiment is completed.
  • the trap layer 14 is not provided on the semiconductor substrate 10 between the groove portions 11. For this reason, charge accumulation in the ONO film 18 between the word lines 22 due to the fringing current can be suppressed. Note that the first ONO film 18 on the semiconductor substrate 10 between the trenches 11 may be removed up to the tunnel oxide film 12.
  • Example 6 the two first word lines 22 provided on the respective side surfaces of the two first ONO films 18 provided in the same groove 11 are electrically separated from each other.
  • Fig. 18 (a) is a top view of the flash memory according to Example 6, and Fig. 18 (b), Fig. 18 (c) and Fig. 18 (d) are respectively A-A and B in Fig. 18 (a). —B and C—C cross-sectional views.
  • FIG. 18 (a), FIG. 18 (c) and FIG. 18 (d) the two first word lines 22 in the groove 11
  • An insulating layer 48 is provided therebetween. As a result, the two first word lines 22 are electrically separated.
  • the insulating layer 48 also separates the trap layer 14 in the first ONO film 18. Therefore, as shown in FIG. 18 (d), the channel is divided into two portions on both side surfaces of the groove 11.
  • Other configurations are the same as those of the fourth embodiment, and the same members are denoted by the same reference numerals and description thereof is omitted.
  • FIGS. 19 (a) to 19 (c) are cross-sectional views showing the manufacturing process of the flash memory according to Embodiment 6, and are cross-sectional views corresponding to the BB cross section of FIG. 18 (a).
  • a silicon nitride film is formed on the entire surface, and a mask layer 54 having an opening is formed by removing a predetermined region.
  • a sidewall 56 of, for example, a silicon nitride film is formed on the side portion of the mask layer 54 using a sidewall method.
  • the first word line 22, the top oxide film 16 and the trap layer 14 are etched using the mask layer 54 and the sidewall 56 as a mask.
  • the first word line 22 is separated into two first word lines 22a and 22b, and a groove 58 is formed.
  • Mask layer 54 and sidewall 56 are removed. Since the mask layer 54 and the sidewall 56 are formed of a silicon nitride film, the mask layer 54 and the sidewall 56 can be selectively removed with respect to the top oxide film 16.
  • an oxide silicon film for example, is formed in the trench 58 and on the entire surface by using a high density plasma CVD method.
  • the silicon oxide film other than the silicon oxide film in the trench 58 is removed.
  • the insulating layer 48 embedded in the groove 58 is formed.
  • the first contact hole connected to one pair of first word lines 22a and 22b is a region of the connection between the word line on the left side of FIG.
  • the grooves 11 are formed at different locations in the longitudinal direction.
  • the memory cell can be further increased in capacity density.
  • the width of the groove 11 was 210 nm
  • the thickness of the first ONO film 18 was about 30 nm
  • the width of the insulating film layer 48 was about 30 nm.
  • the present invention is not limited to these dimensions.
  • the two first word lines 22 in the same groove 11 are electrically connected to each other.
  • a total of four charge storage regions C21 to C24 are formed in the first ONO film 18 on both sides of the groove 11 in the memory cell Cell of FIG. 18A.
  • the method of forming one set of first word lines 22a and 22b is as shown in FIGS. 6 (a) and 6 (b) of Example 1 or FIG. 11 (a) of Example 3 and FIG. 12 (c).
  • the method shown in FIGS. 19 (a) to 19 (c) of the sixth embodiment may be used instead of the first embodiment shown in FIGS. 6 (a) to 7 (a). Good.
  • the first and second word lines can be made of a material other than polycrystalline silicon.

Landscapes

  • Engineering & Computer Science (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Power Engineering (AREA)
  • Physics & Mathematics (AREA)
  • Ceramic Engineering (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Computer Hardware Design (AREA)
  • Semiconductor Memories (AREA)
  • Non-Volatile Memory (AREA)

Abstract

　本発明は、半導体基板（１０）に形成された溝部（１１）と、溝部（１１）の両側面に設けられた第１のＯＮＯ膜（１８）と、第１のＯＮＯ膜（１８）の側面に設けられ、溝部（１１）の長手方向に延在する第１のワードライン（２２）と、を有する半導体装置およびその製造方法である。本発明によれば、高記憶容量化が可能な半導体装置およびその製造方法を提供することができる。

Description

明 細 書
半導体装置およびその製造方法
技術分野
[0001] 本発明は半導体装置およびその製造方法に関し、特に、半導体基板に形成された 溝部の側面に ONO膜を有する半導体装置およびその製造方法に関する。
背景技術
[0002] 近年、データの書換えが可能な半導体装置である不揮発性メモリが広く利用され ている。代表的な不揮発性メモリであるフラッシュメモリにおいては、メモリセルを構成 するトランジスタが電荷蓄積層と呼ばれるフローティングゲートまたは ONO膜 (Oxide/ Nitride/Oxide)を有している。そして、電荷蓄積層に電荷を蓄積させることにより、デ ータを記憶する。
[0003] さらに、高記憶容量ィ匕のため、様々なメモリセル構造を有するフラッシュメモリが開 発されて!/、る。特許文献 1には 1つのメモリセルの ONO膜中に 2つの電荷蓄積領域 を形成できる NOR型フラッシュメモリ（従来例 1)が開示されている。特許文献 2には、 半導体基板に形成された溝部のそれぞれの側面にそれぞれ拡散層よりなるビットラ インを形成し、該側面にフローティングゲートを形成した NAND型フラッシュメモリ（従 来例 2)が開示されている。特許文献 3には、半導体基板に形成された溝部の間の凸 部の角部および凸部の下部にそれぞれ拡散層よりなり溝部の長手方向に延在する ビットラインと、溝部の幅方向に延在するワードラインが形成されたフラッシュメモリ（従 来例 3)が開示されている。
[0004] 特許文献 1：米国特許第 6011725号明細書
特許文献 2 :特開平 7— 45797号公報
特許文献 3：特表 2003 - 508914号公報
発明の開示
発明が解決しょうとする課題
[0005] 従来例 1においては、メモリセルは半導体基板の平面にメモリセルが形成されてお り、記憶容量は十分ではない。従来例 2および従来例 3においては、半導体基板に 溝部を形成し、溝部側面のフローティングゲートまたは ONO膜を電荷蓄積層とする ことで、高記憶容量化を図っている。しかし、その製造方法は複雑となる。例えば、溝 部の幅方向に分離したビットラインを形成されており、その製造方法は不複雑となる。
[0006] 本発明は、高記憶容量化が可能な半導体装置およびその製造方法を提供すること を目的とする。
課題を解決するための手段
[0007] 本発明は、溝部を有する半導体基板と、該溝部の両側面に設けられた第 1の ONO 膜と、前記第 1の ONO膜の側面に設けられ、前記溝部の長手方向に延在する第 1の ワードラインと、を具備する半導体装置である。本発明によれば、溝部の側面に ON
O膜を設けることで、高記憶容量化が可能となる。
[0008] 本発明は、前記溝部間の前記半導体基板上に設けられた第 2の ONO膜と、前記 第 2の ONO膜上に設けられ、前記溝部の長手方向に延在し、前記第 1のワードライ ンと電気的に分離した第 2のワードラインと、を具備する半導体装置とすることができ る。本発明によれば、溝部の側面および溝部間の半導体基板上に ONO膜を設ける ことで、高記憶容量化が可能となる。
[0009] 本発明は、前記半導体基板内に設けられ、前記溝部の幅方向に延在するビットラ インを具備する半導体装置とすることができる。本発明によれば、簡単にビットライン を形成することができる。
[0010] 本発明は、前記ビットライン間の前記第 1の ONO膜および前記第 2の ONO膜はそ れぞれ 2つの電荷蓄積領域を有する半導体装置とすることができる。本発明によれば
、一層の高記憶容量ィ匕が可能となる。
[0011] 本発明は、前記第 1の ONO膜および前記第 2の ONO膜は共通のトラップ層を有 する半導体装置とすることができる。本発明によれば、簡単な製造方法によりに溝部 の側面に ONO膜を形成することができる。
[0012] 本発明は、前記第 1の ONO膜および前記第 2の ONO膜は、それぞれ異なるトラッ プ層を有する半導体装置とすることができる。本発明によれば、データの書き込みの 際、ワードラインの両側の ONO膜中に電荷が蓄積されることを抑制することができる [0013] 本発明は、前記第 1のワードラインの上部面に接続し配線層と接続する第 1のコン タクトホールを有し、前記第 2のワードラインおよび前記溝部上に設けられた層間絶 縁膜を具備する半導体装置とすることができる。本発明によれば、第 1のワードライン に配線層を接続することができる。
[0014] 本発明は、前記溝部の両側面に設けられた 1組の第 1のワードラインに接続する第 1のコンタクトホールは、それぞれ前記溝部の長手方向の異なる位置に形成される半 導体装置とすることができる。本発明によれば、第 1のワードライン間距離を短くする ことが可能で、一層の高容量密度化が可能となる。
[0015] 本発明は、前記層間絶縁膜は、前記第 2のワードラインに接続する第 2のコンタクト ホールを有し、前記第 2のコンタクトホールは前記第 1のコンタクトホールとは、前記溝 部の長手方向の異なる位置に形成される半導体装置とすることができる。本発明によ れば、第 1のワードラインと第 2のワードラインとの間の距離を短くすることが可能で、 一層の高容量密度化が可能となる。
[0016] 本発明は、前記同一の溝部内に形成された前記第 1の ONO膜は前記溝部の底面 上で接続し 1つの ONO膜を形成しており、前記同一の溝部内に形成された前記第 1 のワードラインは 1つのワードラインを形成している半導体装置とすることができる。本 発明によれば、チャージロスやフリンジング電流の影響を小さくでき、メモリセルの微 細化が可能となる。
[0017] 本発明は、前記同一の溝部内に形成された 1組の前記第 1のワードラインは互いに 電気的に分離されている半導体装置とすることができる。本発明によれば、一層の高 記憶容量化が可能となる。
[0018] 本発明は、隣接する前記溝部の隣接する側面に設けられた前記第 1の ONO膜は
、前記溝部間の前記半導体基板上で接続し 1つの ONO膜を形成して 、る半導体装 置とすることができる。
[0019] 本発明は、隣接する前記溝部の隣接する側面に設けられた前記第 1の ONO膜内 のトラップ層は互いに分離されて 、る半導体装置とすることができる。本発明によれ ば、フリンジング電流に起因したワードライン間の ONO膜への電荷蓄積を抑制する ことができる。 [0020] 本発明は、前記第 1のワードラインの上部面に接続し配線層と接続する第 1のコン タ外ホールを有し、前記溝部上に設けられた層間絶縁膜を具備し、前記 1組の第 1 のワードラインに接続する第 1のコンタクトホールは、それぞれ前記溝部の長手方向 の異なる位置に形成される半導体装置とすることができる。本発明によれば、第 1の ワードライン間距離を短くすることが可能で、一層の高容量密度化が可能となる。
[0021] 本発明は、半導体基板に溝部を形成する工程と、前記溝部の両側面に第 1の ON O膜を形成する工程と、前記第 1の ONO膜の側面に、前記溝部の長手方向に延在 する第 1のワードラインを形成する工程と、を有する半導体装置の製造方法である。 本発明によれば、溝部の側面に ONO膜を設けることで、高記憶容量化が可能となる
[0022] 本発明は、前記溝部間の前記半導体基板上に第 2の ONO膜を形成する工程と、 前記第 2の ONO膜上に、前記溝部の長手方向に延在し、前記第 1のワードラインと 電気的に分離する第 2のワードラインを形成する工程と、を有する半導体装置の製造 方法とすることができる。本発明によれば、溝部の側面および溝部間の半導体基板 上に ONO膜を形成することで、高記憶容量化が可能となる。
[0023] 本発明は、前記第 1の ONO膜を形成する工程および前記第 2の ONO膜を形成す る工程は、前記第 1の ONO膜および前記第 2の ONO膜の共通のトラップ層を形成 する工程を含む半導体装置の製造方法とすることができる。本発明によれば、簡単 な製造方法によりに溝部の側面に第 1の ONO膜を形成することができる。
[0024] 本発明は、前記第 1の ONO膜を形成する工程は第 1のトラップ層を形成する工程 を含み、前記第 2の ONO膜を形成する工程は、前記第 1のトラップ層を形成するェ 程とは異なる第 2のトラップ層を形成する工程を含む半導体装置の製造方法とするこ とができる。本発明によれば、データの書き込みの際、ワードラインの両側の ONO膜 中に電荷が蓄積されることを抑制することができる。
[0025] 本発明は、前記第 1の ONO膜を形成する工程および前記第 2の ONO膜を形成す る工程は、前記第 1の ONO膜および前記第 2の ONO膜の共通のトップ酸ィ匕膜を形 成する工程を含む半導体装置の製造方法とすることができる。本発明によれば、製 造工程を削減することができる。 [0026] 本発明は、前記第 2のワードラインおよび前記溝部上に設けられた層間絶縁膜に、 前記第 1のワードラインの上部面に接続するように第 1のコンタクトホールを形成する 工程を有する半導体装置の製造方法とすることができる。本発明によれば、第 1のヮ 一ドラインに配線層を接続することができる。
[0027] 本発明は、前記第 1のコンタクトホールを形成する工程は、前記溝部の両側面に形 成された 1組の第 1のワードラインの前記溝部の長手方向の異なる位置に前記コンタ タトホールを形成する工程である半導体装置の製造方法とすることができる。本発明 によれば、第 1のワードライン間距離を短くすることが可能で、一層の高容量密度化 が可能となる。
[0028] 本発明は、前記第 1のコンタクトホールとは前記溝部の長手方向の異なる位置に、 前記第 2のワードラインに接続する第 2のコンタクトホールを形成する工程を有する半 導体装置の製造方法とすることができる。本発明によれば、第 1のワードラインと第 2 のワードラインとの間の距離を短くすることが可能で、一層の高容量密度化が可能と なる。
[0029] 本発明は、前記第 1のワードラインを形成する工程は、前記第 1のワードラインを形 成すべき層を前記第 1の ONO膜の側面および前記溝部間の第 2の ONO膜上に形 成する工程と、前記溝部間の第 1のワードラインとなるべき層を除去する工程を含む 半導体装置の製造方法とすることができる。本発明によれば、第 1のワードラインを溝 部の側面に形成することができる。
[0030] 本発明は、前記第 1のワードラインを形成する工程は、前記溝部内の前記第 1のヮ 一ドラインとなるべき層間に埋め込まれた保護層を形成する工程を含む半導体装置 の製造方法とすることができる。本発明は、前記溝部間の第 1のワードラインとなるベ き層を除去する工程により、前記第 1の ONO膜の側面に前記保護層の上面と同じ高 さを有す第 1のワードラインとなるべき層を残存させる半導体装置の製造方法とするこ とができる。本発明によれば、保護層を第 1のワードラインとなるべき層を除去する際 のストッパとして用いることにより、第 1のワードラインの高さを確保することができる。
[0031] 本発明は、前記第 1のワードラインとなるべき層を除去する工程は、研磨により前記 第 1のワードラインとなるべき層を除去する工程を含む半導体装置の製造方法とする ことができる。本発明によれば、保護層を研磨のストツバとして用いることにより、第 1 のワードラインの高さを確保することができる。
[0032] 本発明は、前記保護層を除去する工程を有する半導体装置の製造方法とすること ができる。
[0033] 本発明は、前記第 1の ONO膜を形成する工程は、前記溝部の両側面、前記溝部 の底面上および前記溝部間の前記半導体基板上に ONO膜を形成する工程である 半導体装置の製造方法とすることができる。本発明によれば、溝部の両側面に第 1の ONO膜を形成することができる。
[0034] 本発明は、前記溝部間の前記半導体基板上の前記 ONO膜内のトラップ層を除去 する工程を有する半導体装置の製造方法とすることができる。本発明によれば、フリ ンジング電流に起因したワードライン間の ONO膜への電荷蓄積を抑制することがで きる。
[0035] 本発明は、前記同一の溝部内に設けられた 1組の前記第 1のワードラインを互いに 電気的に分離する工程を有する半導体装置の製造方法とすることができる。本発明 によれば、一層の高記憶容量ィ匕が可能となる。
[0036] 本発明は、前記溝部間の前記半導体基板上および前記溝部上に設けられた層間 絶縁膜に、前記第 1のワードラインの上部面に接続するように第 1のコンタクトホール を形成する工程を有し、前記第 1のコンタクトホールを形成する工程は、前記溝部の 両側面に形成された 1組の第 1のワードラインの前記溝部の長手方向の異なる位置 に前記コンタクトホールを形成する工程である半導体装置の製造方法とすることがで きる。本発明によれば、第 1のワードライン間距離を短くすることが可能で、一層の高 容量密度化が可能となる。
発明の効果
[0037] 本発明によれば、高記憶容量化が可能な半導体装置およびその製造方法を提供 することができる。
図面の簡単な説明
[0038] [図 1]図 1は実施例 1に係るフラッシュメモリのメモリセル領域の上視図である。
[図 2]図 2 (a)は図 1の A— A断面図であり、図 2 (b)は図 1の B— B断面図である。 [図 3]図 3 (a)は図 1の C C断面図であり、図 3 (b)は図 1の D— D断面図である。 圆 4]図 4は電荷蓄積領域を説明するために、図 1の領域 Eを立体的に示した図であ る。
圆 5]図 5 (a)ないし図 5 (c)は実施例 1に係るフラッシュメモリの製造工程を示す断面 図（その 1)である。
[図 6]6 (a)な 、し図 6 (c)は実施例 1に係るフラッシュメモリの製造工程を示す断面図 (その 2)である。
[図 7]7 (a)な 、し図 7 (c)は実施例 1に係るフラッシュメモリの製造工程を示す断面図 (その 3)である。
[図 8]図 8は実施例 2に係るフラッシュメモリ断面図である。
[図 9]図 9 (a)な 、し図 9 (c)は実施例 2に係るフラッシュメモリの製造工程を示す断面 図（その 1)である。
[図 10]図 10 (a)および図 10 (b)は実施例 2に係るフラッシュメモリの製造工程を示す 断面図（その 2)である。
圆 11]図 11 (a)ないし図 11 (c)は実施例 3に係るフラッシュメモリの製造工程を示す 断面図（その 1)である。
圆 12]図 12 (a)ないし図 12 (c)は実施例 3に係るフラッシュメモリの製造工程を示す 断面図（その 2)である。
[図 13]図 13 (a)は実施例 4に係るフラッシュメモリの上視図、図 13 (b)、図 13 (c)およ び図 13 (d)はそれぞれ図 13 (a)の A— A、 B— B、 C C断面図である。
[図 14]図 14 (a)ないし図 14 (f)は実施例 4に係るフラッシュメモリの製造工程を示す 断面図（その 1)である。
[図 15]図 15 (a)ないし図 15 (d)は実施例 4に係るフラッシュメモリの製造工程を示す 断面図（その 2)である。
[図 16]図 16 (a)は実施例 5に係るフラッシュメモリの上視図、図 16 (b)、図 16 (c)およ び図 16 (d)はそれぞれ図 16 (a)の A—A、 B— B、 C— C断面図である。
[図 17]図 17 (a)および図 17 (b)は実施例 5に係るフラッシュメモリの製造工程を示す 断面図である。 [図 18]図 18 (a)は実施例 6に係るフラッシュメモリの上視図、図 18 (b)、図 18 (c)およ び図 18 (d)はそれぞれ図 18 (a)の A—A、 B— B、 C— C断面図である。
[図 19]図 19 (a)ないし図 19 (c)は実施例 6に係るフラッシュメモリの製造工程を示す 断面図である。
発明を実施するための最良の形態
[0039] 以下、図面を用い本発明に係る実施例について説明する。
実施例 1
[0040] 図 1は実施例 1に係るフラッシュメモリのメモリセル領域の上視図である。図 1におい て、右側はメモリセル領域、左側はワードラインと第 2の配線層を接続する領域であり 、第 1および第 2の層間絶縁膜 30、 36並びに第 1および第 2の配線層 34、 40は図示 していない。また、図の上部および下部は、第 1および第 2のワードライン 22、 24並び に第 1および第 2の ONO膜 18a、 18bを図示せずビットライン 20のみを図示している 。図 2 (a)は図 1の A— A断面図、図 2 (b)は図 1の B— B断面図である。図 3 (a)は図 1 の C C断面図、図 3 (b)は図 1の D— D断面図である。なお、図 2 (a)には第 1および 第 2の配線層 34、 40および第 1および第 2の層間絶縁膜 30、 36は図示していない。
[0041] 図 1、図 2 (a)および図 2 (b)を参照に、 P型のシリコン半導体基板 10 (または半導体 基板内の P型領域）に溝部 11が図 1の横方向に延在し設けられている。溝部 11の幅 方向の両側面にトンネル酸ィ匕膜 12a、トラップ層 14aおよびトップ酸ィ匕膜 16aからなる 第 1の ONO膜 18aが設けられている。第 1の ONO膜 18aの側面には溝部 11の幅方 向に延在する第 1のワードライン 22が設けられている。溝部 11間の半導体基板 10上 にトンネル酸ィ匕膜 12b、トラップ層 14bおよびトップ酸ィ匕膜 16bからなる第 2の ONO 膜 18bが設けられている。第 2の ONO膜 18b上には溝部 11の幅方向に延在し、第 1 のワードライン 22とは電気的に分離している第 2のワードライン 24が設けられている。
[0042] 図 1を参照に、ビットライン 20は半導体基板 10内に設けられ、溝部 11の幅方向に 延在している。図 2 (b)を参照に、ビットライン 20は第 1の ONO膜 18aのトンネル酸化 膜 12a側の側面、第 1の ONO膜 18aのトンネル酸ィ匕膜 12b側の側面に接し形成され ている。溝部 11には酸ィ匕シリコン膜 26が埋め込まれている。溝部 11および第 2のヮ 一ドライン 24上に第 1の層間絶縁膜 30が形成され、第 1の層間絶縁膜 30上に第 1の 配線層 34がビットライン 20の長手方向に延在している。第 1の配線層 34上には第 2 の層間絶縁膜 36が形成されている。図 3 (a)を参照に、第 1の配線層 34はビットライ ン 20上に形成されている。図 1および図 2 (b)のように、ビットライン 20は溝部 11を複 数本超える毎に、第 1の配線層 34とコンタクトホールを介し接続している。
[0043] 図 4は、図 1の Eの部分を立体的に表した図である。理解しやすいように、ビットライ ン 20、第 1のワードライン 22および第 2のワードライン 24を第 1の ONO膜 18aおよび 第 2の ONO膜 18bより離して図示してある。ビットライン 20間の第 1のワードライン 22 の側面の第 1の ONO膜 18aには 2箇所の電荷蓄積領域 C1および C2 (C3および C4 )形成されている。また、第 2の ONO膜 18bには 2箇所の電荷蓄積領域 C5および C6 が形成されている。よって、 Eの部分に 6ビットの情報を記憶することができる。
[0044] 例えば、電荷蓄積領域 C1に電荷を蓄積する場合は、対応する第 1のワードライン 2 2に正の電圧を印加し、ビットライン 20の C1から遠い方をグランド、近い方に正の電 圧を印加する。これにより、半導体基板 10内のチャネルで高工ネルギになったホット エレクトロンが電荷蓄積領域 C1に注入され、電荷が蓄積される。電荷蓄積領域 C2に 電荷を蓄積する場合は、グランドと正電圧を印加するビットライン 20電荷を入れ替え る。電荷蓄積領域 C3ないし C6に電荷を蓄積する場合は、対応する第 1または第 2の ワードライン 22、 24に正電圧を印加する。また、電荷蓄積領域 C1ないし C6からの電 荷の消去は、対応する第 1または第 2のワードライン 22、 24に負電圧を印加し、ビット ライン 20の一方をグランド、他方に正電圧を印加する。これにより、ホットホールが電 荷蓄積領域に注入され、電荷蓄積領域内の電荷が消滅する。このようにして、図 4に 図示した 6つの電荷蓄積領域 C1ないし C6に電荷の蓄積、消去が可能となる。
[0045] 次に、実施例 1に係るフラッシュメモリの製造方法を図 5 (a)ないし図 7 (c)を用い説 明する。図 5 (a)ないし図 7 (c)は図 1の A— A断面に相当する断面図である。図 5 (a) を参照に、 P型のシリコン半導体基板 10 (または半導体基板内の P型領域）に溝部 1 1を形成する。図 5 (b)を参照に、溝部 11の側面および、溝部 11間の半導体基板 10 の上に、例えば熱酸化法を用いトンネル酸化膜 12として酸化シリコン膜を形成する。 さらに、例えば CVD法を用いトラップ層 14として窒化シリコン膜を形成する。例えば 砒素をイオン注入しその後熱処理することによりビットライン 20を形成する（図 5 (b)で は図示せず)。このとき、イオンが溝部 11の側面および底面にも照射されるように、斜 めからイオンを注入する。このように、簡単な工程でビットライン 20形成することができ る。図 5 (c)を参照に、例えば CVD法を用いトップ酸ィ匕膜 16として酸ィ匕シリコン膜を 形成する。これにより、溝部 11の両側面に第 1の ONO膜 18aが、溝部 11間の半導 体基板 10上に第 2の ONO膜 18bが形成される。
[0046] 図 6 (a)を参照に、溝部 11内の第 1の ONO膜 18aの側面および溝部 11間の第 2の ONO膜 18b上に多結晶シリコン膜 21 (第 1のワードライン 22となるべき層）を形成す る。図 6 (b)を参照に、多結晶シリコン膜 21を全面エッチングまたは CMP法を用い研 磨することにより、溝部 11間の領域の多結晶シリコン膜 21 (第 1のワードラインとなる べき層）を除去する。以上により、溝部 11内の第 1の ONO膜 18aの側面に溝部 11の 長手方向に延在する第 1のワードライン 22を形成する。図 6 (c)を参照に、溝部 11内 および溝部 11間上に酸ィ匕シリコン膜 26を例えば高密度プラズマ CVD法により形成 する。
[0047] 図 7 (a)を参照に、酸ィ匕シリコン膜 26をエッチバックまたは CMP法により研磨するこ とにより、溝部 11内に酸ィ匕シリコン膜を残存させる。図 7 (b)を参照に、溝部 11間の 第 2の ONO膜 18b上および酸ィ匕シリコン膜 26上に多結晶シリコン膜 23を形成する。 図 7 (c)を参照に、多結晶シリコン膜 23の所定領域をエッチングすることにより、第 2 の ONO膜 18b上に、溝部 11の長手方向に延在し、電気的に分離した第 2のワードラ イン 24を形成する。
[0048] 第 2のワードライン 24および酸ィ匕シリコン膜 26上に例えば酸ィ匕シリコン膜の第 1の 層間絶縁膜 30を形成し、第 1の層間絶縁膜 30にビットライン 20に接続するコンタクト ホール 32を形成する。コンタクトホール 32内を例えばタングステン等の金属で埋め 込む。第 1の層間絶縁膜 30上に例えばアルミニウムの第 1の配線層 34を形成する。 第 1の配線層 34および第 1の層間絶縁膜 30上に、例えば酸ィ匕シリコン膜の第 2の層 間絶縁膜 36を形成する。第 1の層間絶縁膜 30および第 2の層間絶縁膜 36に第 1ま たは第 2のワードライン 22、 24に接続する第 1または第 2のコンタクトホール 38、 39を 形成する。第 1および第 2のコンタクトホール 38、 39内を例えばタングステン等の金 属で埋め込む。第 2の層間絶縁膜 36上に例えばアルミニウムの第 2の配線層 40を形 成する。第 2の配線層 40および第 2の層間絶縁膜 36上に保護膜を形成する。以上 により、実施例 1に係るフラッシュメモリが完成する。
[0049] 実施例 1のように、溝部 11間の半導体基板 10上に形成された第 2の ONO膜 18b および第 2のワードライン 24に加え、溝部 11の側面に第 1の ONO膜 18aおよび第 1 のワードライン 22を設けることにより、電荷蓄積領域を溝部 11の側面にも形成するこ とができ、簡単な製造方法で高記憶容量化が可能となる。
[0050] また、実施例 1に係るフラッシュメモリは溝部 11の幅方向の半導体基板内に溝部 1 1の幅方向に連続してビットライン 20を設けて 、る。幅方向に連続してビットライン 20 を設けることで、例えば、イオン注入法により、簡単にビットライン 20を形成することが できる。さらに、ビットライン 20間の第 1の ONO膜 18aおよび第 2の ONO膜 18bには それぞれ 2つの電荷蓄積領域 C1ないし C6を有している。これにより、一層の高記憶 容量化が可能となる。
[0051] さらに、第 1の ONO膜 18aおよび第 2の ONO膜 18bは共通のトラップ層 14を有す る。図 5 (b)のように、第 1の ONO膜 18aを形成する工程および第 2の ONO膜 18bを 形成する工程は、第 1の ONO膜 18aおよび第 2の ONO膜 18bの共通のトラップ層 1 4を形成する工程を含んでいる。これにより、簡単な製造方法によりに溝部 11の側面 に ONO膜を形成することができる。
[0052] 次に、第 1および第 2のワードライン 22、 24と第 2の配線層 40との接続方法につい て説明する。なお、図 1で第 1または第 2のコンタクトホール 38、 39と接続していない 第 1または第 2のワードライン 22、 24はメモリセル領域の反対側で第 1または第 2のコ ンタクトホール 38、 39と接続している。図 3 (b)のように、第 2の配線層 40と第 1ワード ライン 22との間には第 1および第 2の層間絶縁膜 30、 36が形成され、第 1および第 2 の層間絶縁膜 30、 36には第 1のワードライン 22と第 2の配線層 40とを接続する導体 を埋め込んだ第 1のコンタクトホール 38が形成されて 、る。導体を埋め込んだ第 1の コンタクトホール 38は第 1のワードライン 22の上部面に接続して!/、る。このようにして、 溝部 11の側面に形成された第 1のワードライン 22と第 2の配線層 40とを接続すること ができる。
[0053] 図 1の左側を参照に、溝部 11の両側面に形成された 1組の第 1のワードライン 22に 接続する第 1のコンタクトホール 38は溝部 11の長手方向の異なる箇所に形成される 。すなわち、図 1において溝部 11の上側の第 1のワードライン 22に接続する第 1のコ ンタクトホール 38と下側の第 1のワードライン 22に接続する第 1のコンタクトホール 38 とは、図 1の横方向の異なる位置に形成されている。これにより、第 1のワードライン 2 2間距離が短い場合も、第 2の配線層 40は第 1のコンタクトホール 38を介し、 1組の 第 1のワードライン 22のそれぞれと接続することができる。よって、一層の高容量密度 化が可能となる。
[0054] 第 1および第 2の層間絶縁膜 30、 36は、第 2のワードライン 24に接続する第 2のコ ンタクトホール 39を有し、第 2のコンタクトホール 39は第 1のコンタクトホール 38とは、 溝部 11の長手方向の異なる位置に設けられている。また、第 2のコンタクトホール 39 は第 1のコンタクトホール 38より、メモリセル側で形成され、第 1のコンタクトホール 38 横の溝部 11間には第 2のワードライン 24は形成されていない。これにより、第 1のヮ 一ドライン 22と第 2のワードライン 24間距離が短い場合も、第 2の配線層 40は、第 1 のワードライン 22と第 2のワードライン 24とのそれぞれと接続することができる。よって 、一層の高容量密度化が可能となる。
[0055] なお、実施例 1において、溝部 11の幅は 260nm、溝部 11内の第 1のワードライン 2 2間は 100nm、第 1のワードライン 22の高さおよび幅はそれぞれ 150nmおよび 50η m、第 2のワードライン 24の高さおよび幅はそれぞれ 100nm、 150nm,第 1および 第 2の ONO膜の厚さは 30nmとした。し力し、本発明はこれらの寸法に限られるもの ではない。また、図 2 (b)のように、ビットライン 20は溝部 11の側面付近の半導体基板 10に形成されていている。しかし、ビットライン 20は溝部 11間の凸形状の半導体基 板 10全体に形成されていてもよい。この場合も、ビットライン 20は実施例 1と同様に 機會することができる。
実施例 2
[0056] 図 8は実施例 2に係るフラッシュメモリの図 1の B— B断面に相当する断面図である。
第 1の ONO膜 18aのトラップ層 14aと第 2の ONO膜 18bのトラップ層 14bが物理的に 分離している。その他の構成は、実施例 1の図 2 (b)と同じであり同じ部材は同じ符号 を付し説明を省略する。 [0057] 次に、実施例 2に係るフラッシュメモリの製造方法につき、図 9 (a)ないし図 10 (b)を 用い説明する。図 9 (a)ないし図 10 (b)は図 1の A— A断面に相当する断面図である 。図 9 (a)を参照に、半導体基板 10上に、例えば熱酸ィ匕法を用いトンネン酸ィ匕膜 12b として酸ィ匕シリコン膜を形成する。トンネル酸ィ匕膜 12b上に、例えば CVD法を用いト ラップ層 14bとして窒化シリコン膜を形成する。トラップ層 14b、トンネル酸ィ匕膜 12bお よび半導体基板 10の所定の領域をエッチングし、溝部 11を形成する。図 9 (b)を参 照に、溝部 11の側面および溝部 11間のトラップ層 14b上に酸ィ匕シリコン膜 13および 窒化シリコン膜 15を例えば CVD法を用い形成する。図 9 (c)を参照に、窒化シリコン 膜 15および酸ィ匕シリコン膜 13をエッチバックし、溝部 11の側面にトラップ層 14aおよ びトンネル酸ィ匕膜 12aを形成する。例えば砒素をイオン注入しその後熱処理すること によりビットライン 20を形成する（図 9 (c)では図示せず)。
[0058] 図 10 (a)を参照に、トラップ層 14aおよびトラップ層 14bを覆うように例えば CVD法 を用い、トップ酸ィ匕膜 16a、 16bとして酸ィ匕シリコン膜を形成する。これにより、溝部 11 の両側面に第 1の ONO膜 18aと溝部 11間の半導体基板 10上に第 2の ONO膜 18b が形成される。図 10 (b)を参照に、実施例 1の図 6 (a)ないし図 7 (c)と同じ製造方法 により、第 1の ONO膜 18aの側面に、溝部 11の長手方向に延在する第 1のワードラ イン 22および、第 2の ONO膜 18bの上に、溝部 11の長手方向に延在し第 1のワード ライン 22と電気的に分離された第 2のワードライン 24が形成される。その後、実施例 1と同様に第 1および第 2の層間絶縁膜 30、 36、第 1および第 2の配線層 34、 40並 びに、コンタクトホール 32、 38、 39を形成する。以上により実施例 2に係るフラッシュ メモリが完成する。
[0059] 実施例 1のように、第 1の ONO膜 18aのトラップ層 14aと第 2の ONO膜 18bのトラッ プ層 14bが共通のトラップ層の場合、データ書き込みの際ワードラインの両側の ON O膜に電荷が蓄積されうる。そうすると、ワードラインの両側に蓄積された電荷が消去 できないことや、隣のトラップ層に電荷が蓄積され誤動作の原因となりうる。実施例 2 によれば、第 1の ONO膜 18aおよび第 2の ONO膜 18bはそれぞれ異なるトラップ層 14a、 14bを有している。これにより、データの書き込みの際、第 1および第 2のワード ライン 22、 24の両側の第 1および第 2の ONO膜 18a、 18b中のトラップ層 14a、 14b に電荷が蓄積されることを抑制することができる。
[0060] 実施例 2の第 1の ONO膜 18aを形成する工程は図 9 (a)のようにトラップ層 14a (第 1のトラップ層）を形成する工程を含み、第 2の ONO膜 18bを形成する工程は、図 9 ( c)のようにトラップ層 14aを形成する工程とは異なるトラップ層 14b (第 2のトラップ層） を形成する工程を含む。これにより、異なるトラップ層 14a、 14bを形成することができ る。
[0061] さらに、第 1の ONO膜 18aを形成する工程および第 2の ONO膜 18bを形成するェ 程は、図 10 (a)のように、第 1の ONO膜 18aのトップ酸化膜 16aおよび第 2の ONO 膜 18bの共通のトップ酸ィ匕膜 16bを同時に形成する工程を含んでいる。これにより、 製造工程を削減することができる。
実施例 3
[0062] 実施例 3は第 1のワードライン 22を形成する際に保護層を形成する製造方法の例 である。実施例 3に係るフラッシュメモリの製造方法を図 11 (a)な 、し図 12 (c)を用い 説明する。図 11 (a)ないし図 12 (c)は図 1の A— A断面に相当する断面図である。図 11 (a)を参照に、実施例 1の図 5 (a)ないし図 6 (a)と同様の製造工程を行い、第 1の ONO膜 18aの側面および第 2の ONO膜 18bの上面に多結晶シリコン膜 21 (第 1の ワードラインと 22となるべき層）を形成する。図 11 (b)を参照に、溝部 11内および溝 部 11間の多結晶シリコン膜 21上に保護層 27を塗布する。保護層 27は例えば、 HS Q (hydrogen- silsesquioxane)等の榭脂を用いる。図 11 (c)を参照に、ドライエツチン グにより、溝部 11間の保護層 27をエッチングする。これにより、溝部 11の側面に形 成された多結晶シリコン膜 21間に埋め込まれた保護層 28が形成される。このとき、保 護層 28の上面は、溝部 11間の第 2の ONO膜 18b上に形成された多結晶シリコン膜 21の下面と同じ程度の高さにすることが好ましい。
[0063] 図 12 (a)を参照に、 CMP法を用い、溝部 11間の第 2の ONO膜 18b上の多結晶シリ コン膜 21を研磨する。このとき、保護層 28として HSQ等の榭脂を用いることにより、 保護層 28は研磨のストツバとして機能し、第 2の ONO膜 18bを研磨する直前で研磨 をストップさせることができる。つまり、第 1の ONO膜 18aの両側面に、保護層 28の上 面と実質的に同じ高さを有する多結晶シリコン膜 21が残存する。図 12 (b)を参照に、 溝部 11内の保護層 28をアツシング法により除去する。図 12 (c)を参照に、多結晶シ リコン膜 21を全面エッチングすることにより、溝部 11底面上の多結晶シリコン膜 21を 除去する。これにより、第 1の ONO膜 18aの側面に、第 1のワードライン 22が形成さ れる。その後、実施例 1の図 6 (c)以降の工程を行うことにより実施例 3に係るフラッシ ュメモリが完成する。
[0064] 実施例 1に係るフラッシュメモリの製造方法においては、図 6 (b)において、多結晶 シリコン膜 21をエッチングする際、溝部 11間の第 2の ONO膜 18b上および、溝部 11 の底面上に多結晶シリコン膜 21が残存し易ぐ後に形成する第 2のワードライン 24と 第 1のワードライン 22とが電気的に分離できない可能性がある。そこで、多結晶シリコ ン膜 21を完全に除去するためオーバエッチングを行うと、第 1のワードライン 22の高 さが低くなつてしまう。
[0065] 実施例 3に係る製造方法によれば、第 1のワードライン 22を形成する工程は、図 11
(a)な 、し図 11 (c)のように溝部 11内の多結晶シリコン膜 21間に埋め込まれた保護 層 28を形成する工程を含む。また、図 12 (b)のように、溝部 11間の多結晶シリコン膜 21を除去する工程により、第 1の ONO膜 18aの側面に保護層 28の上面と実質的に 同じ高さを有す多結晶シリコン膜 21を残存させている。その後、溝部 11の底面上の 多結晶シリコン膜 21を除去する。これにより、溝部 11間の第 2の ONO膜 18b上およ び、溝部 11の底面上に多結晶シリコン膜 21が残存することを抑制することができる。 よって、オーバエッチングを行なう必要がなぐ第 1のワードライン 22の高さを確保す ることがでさる。
[0066] また、多結晶シリコン膜 21を除去する工程は CMP法を用いた研磨により多結晶シ リコン膜 21を除去する工程を含むことにより、保護層 28を研磨のストツバとして用い、 第 2の ONO膜 18b上で多結晶シリコン膜 21の研磨を停止させることができる。さらに 、保護層 28はその後除去することができる。保護膜 28としては HSQ等の榭脂以外 にも、例えば多結晶シリコン膜 21等のワードラインとなるべき層の研磨のストツバ層と して機能すればよい。実施例 3に係る製造方法は実施例 2に係る製造方法に適用す ることちでさる。
実施例 4 [0067] 実施例 4は、同一の溝部内に形成された第 1の ONO膜は溝部の底面上で接続し、 同一の溝部内に形成された第 1のワードラインは 1つのワードラインを形成している例 である。図 13 (a)は実施例 4に係るフラッシュメモリの上視図 (溝部間の半導体基板 上の ONO膜は図示していない）であり、図 13 (b)、図 13 (c)および図 13 (d)はそれ ぞれ図 13 (a)の A— A、 B— Bおよび C— C断面図である。なお、層間絶縁膜、コンタ タトホールおよび配線層は図示していない。また、図 13 (a)では、ビットライン 20は 3 本記載して！/ヽるが実際は多数本存在する。
[0068] 図 13 (a)を参照に、 P型のシリコン半導体基板 10 (または半導体基板内の P型領域 )の上面に溝部 11が図 13 (a)の横方向に延在し設けられている。図 13 (a)、図 13 (c )および図 13 (d)を参照に、溝部 11の幅方向の両側面にトンネル酸ィ匕膜 12、トラップ 層 14およびトップ酸ィ匕膜 16からなる第 1の ONO膜 18が設けられている。同一の溝 部 11内の両側面に形成された第 1の ONO膜 18は溝部 11の底面上で接続し 1つの ONO膜 18を形成している。隣接する溝部 11の隣接する側面に設けられた第 1の O NO膜 18は、溝部 11間の半導体基板 10上で接続し 1つの ONO膜 18を形成してい る。このように、溝部 11の側面、底面および溝部 11間の半導体基板 10上に形成され た第 1の ONO膜 18は連続して一体として設けられている。第 1の ONO膜 18の溝部 内 11の側面には溝部 11の幅方向に延在する第 1のワードライン 22が設けられてい る。同一の溝部 11内に形成された第 1の ONO膜 18の側面に設けられた第 1のヮー ドライン 22は 1つのワードライン 22を形成している。図 13 (a)を参照に、ビットライン 2 0は半導体基板 10内に設けられ、溝部 11の幅方向に延在している。図 13 (c)を参 照に、ビットライン 20は第 1の ONO膜 18のトンネル酸ィ匕膜 12側の側面に接し形成さ れている。
[0069] 図 14 (a)ないし図 15 (d)を参照に実施例 4に係るフラッシュメモリの製造方法を説 明する。図 14 (a)ないし図 14 (c)、図 15 (a)並びに図 15 (b)は図 13 (a)の A— A断 面に相当する断面図である。図 14 (d)ないし図 14 (f)、図 15 (c)並びに図 15 (d)は 図 13 (a)の B— B断面に相当する断面図である。
[0070] 図 14 (a)および図 14 (d)を参照に、半導体基板 10内に露光技術、エッチング技術 を用い溝部 11を形成する。図 14 (b)および図 14 (e)を参照に、溝部 11の両側面、 溝部 11の底面上および溝部 11間の半導体基板 10上にトンネル酸ィ匕膜 12として酸 化シリコン膜を例えば熱酸化法を用い形成する。トンネル酸ィ匕膜 12上に例えば CV D法を用いトラップ層 14として窒化シリコン膜を形成する。図 14 (c)および図 14 (f)を 参照に、トラップ層 14上にフォトレジスト 50を形成し、露光技術を用いフォトレジスト 5 0に開口部を設ける。開口部下の半導体基板 10に例えば砒素をイオン注入する。そ の後熱処理することにより、半導体基板 10中に N型のビットライン 20を形成する。
[0071] 図 15 (a)および図 15 (c)を参照に、フォトレジスト 50を除去し、トラップ層 14上にトツ プ酸ィ匕膜 16として酸ィ匕シリコン膜を形成する。これにより、溝部 11の両側面、溝部 11 の底面上および溝部 11間の半導体基板 10上にトンネル酸ィ匕膜 12、トラップ層 14お よびトップ酸ィ匕膜 16からなる ONO膜 18が形成される。第 1のワードライン 22となるベ き多結晶シリコン層 21を例えば CVD法を用い形成する。図 15 (b)および図 15 (d)を 参照に、多結晶シリコン膜 21を CMP法により研磨し、溝部 11に埋め込まれた第 1の ワードライン 22を形成する。これにより、溝部 11内の 2つの第 1の ONO膜 18の両側 面に、溝部 11の長手方向に延在する第 1のワードライン 22が形成される。層間絶縁 膜の形成、ビットライン 20および第 1のワードライン 22に接続する導体の埋め込まれ たコンタクトホール、コンタクトホールに接続する配線層の形成により実施例 4に係る フラッシュメモリが完成する。
[0072] 図 13 (a)を参照に、メモリセル Cellの第 1のワードライン 22下および横のビットライン 20間がチャネルとなる。図 13 (d)の矢印で図示したように、チャネル幅は溝部 11の 両側および溝部 11底部の半導体基板 11内となる。図 13 (a)のメモリセル Cell内のビ ットライン 20の側部のチャネルに接する第 1の ONO膜 18内に 2つの電荷蓄積領域 C 11および C 12が形成される。
[0073] 従来例 1に係るフラッシュメモリにお 、ては、メモリセルの微細化を行な 、ワードライ ン幅を狭くすると、ビットライン間ワードライン下に形成されるチャンネルの幅も狭くな る。そうすると、 ONO膜中の、電荷蓄積領域に蓄積される電荷が少なくなる。よって、 電荷蓄積領域からのチャージロスにより電荷損失やワードラインの両側下の半導体 基板を流れるフリンジング電流の影響が大きくなる。実施例 4によれば、半導体基板 1 0に形成された溝部 11の両側面および底面に設けられた第 1の ONO膜 18に電荷が 蓄積されるため、チャネル幅を広くすることができる。このため電荷蓄積領域に蓄積さ れる電荷を多くできる。よって、チャージロスやフリンジング電流の影響が小さくなる。 これによりメモリセルの微細化が可能となる。
実施例 5
[0074] 実施例 5は、隣接する溝部 11の隣接する側面に設けられた第 1の ONO膜 18内の トラップ層 14が互いに分離されている例である。図 16 (a)は実施例 5に係るフラッシュ メモリの上視図であり、図 16 (b)、図 16 (c)および図 16 (d)はそれぞれ図 16 (a)の A — A、 B— Bおよび C— C断面図である。図 16 (b)ないし図 16 (d)を参照に、溝部 11 間の半導体基板 10上には第 1の ONO膜 18中のトラップ層 14およびトップ酸ィ匕膜 16 が形成されていない。その他の構成は実施例 4と同じであり、同じ部材は同じ符号を 付し、説明を省略する。
[0075] 図 17 (a)および図 17 (b)は実施例 5に係るフラッシュメモリの製造工程を示す断面 図である。図 17 (a)および図 17 (b)は図 16 (a)の A— A断面および B— B断面に相 当する断面図である。実施例 4の図 14 (a)な 、し図 14 (f)までと同様の製造工程を行 つた後、図 17 (a)および図 17 (b)を参照に、溝部 11間の半導体基板 10上の第 1の ONO膜 18内のトップ酸化膜 16およびトラップ層 14を CMP法を用い除去する。その 後、実施例 4の図 15 (a)ないし図 15 (d)と同様の製造工程を行い、実施例 5に係るフ ラッシュメモリが完成する。
[0076] 実施例 5によれば、溝部 11間の半導体基板 10上にトラップ層 14が設けられて 、な い。このため、フリンジング電流に起因したワードライン 22間の ONO膜 18への電荷 蓄積を抑制することができる。なお、溝部 11間の半導体基板 10上の第 1の ONO膜 1 8がトンネル酸ィ匕膜 12まで除去されて ヽても良 、。
実施例 6
[0077] 実施例 6は、同一の溝部 11内に設けられた 2つの第 1の ONO膜 18のそれぞれの 側面に設けられた 2つの第 1のワードライン 22が互いに電気的に分離されている例で ある。図 18 (a)は実施例 6に係るフラッシュメモリの上視図であり、図 18 (b)、図 18 (c )および図 18 (d)はそれぞれ図 18 (a)の A— A、 B— Bおよび C— C断面図である。図 18 (a) ,図 18 (c)および図 18 (d)を参照に、溝部 11内の 2つの第 1のワードライン 22 の間に絶縁層 48が設けられている。これにより、 2つの第 1のワードライン 22は電気 的に分離している。さらに、絶縁層 48は第 1の ONO膜 18中のトラップ層 14も分離し ている。そのため、図 18 (d)のようにチャネルは溝部 11の両側面に 2箇所に別れ形 成される。その他の構成は実施例 4と同じであり、同じ部材は同じ符号を付し説明を 省略する。
[0078] 図 19 (a)ないし図 19 (c)は実施例 6に係るフラッシュメモリの製造工程を示す断面 図であり、図 18 (a)の B— B断面に相当する断面図である。図 19 (a)を参照に、図 15 (b)および図 15 (d)後、例えば窒化シリコン膜を全面に形成し、所定領域を除去する ことにより開口部を有するマスク層 54を形成する。サイドウォール法を用い、マスク層 54の側部に例えば窒化シリコン膜のサイドウォール 56を形成する。図 19 (b)を参照 に、マスク層 54およびサイドウォール 56をマスクに第 1のワードライン 22、トップ酸ィ匕 膜 16およびトラップ層 14をエッチングする。これにより、第 1のワードライン 22は 2つ の第 1のワードライン 22aおよび 22bに分離され溝 58が形成される。マスク層 54およ びサイドウォール 56を除去する。マスク層 54およびサイドウォール 56が窒化シリコン 膜で形成されて ヽるため、トップ酸ィ匕膜 16に対し選択的にマスク層 54およびサイドウ オール 56を除去することができる。
[0079] 図 19 (c)を参照に、溝 58内および全面に例えば酸ィ匕シリコン膜を高密度プラズマ CVD法を用い形成する。 CMP法を用い、溝 58内の酸化シリコン膜以外の酸化シリ コン膜を除去する。これにより、溝 58に埋め込まれた絶縁層 48が形成される。このよ うにして、絶縁層 48により溝部 11内の 2つの第 1の ONO膜 18の両側面に形成され た第 1のワードライン 22aおよび 22bが互 ヽに電気的に分離される。図示して!/ヽな ヽ 力 1組の第 1のワードライン 22aおよび 22bに接続する第 1のコンタクトホールは、実 施例 1の図 1の左側のワードラインと配線層が接続する領域のように、溝部 11の長手 方向の異なる箇所に形成される。これにより実施例 1と同様に、メモリセルの一層の高 容量密度化が可能となる。なお、溝部 11の幅は 210nm、第 1の ONO膜 18の膜厚 は約 30nm、絶縁膜層 48の幅は約 30nmとした。しかし、本発明はこれらの寸法に限 定されるものではない。
[0080] 実施例 6によれば、同一溝部 11内の 2つの第 1のワードライン 22が互いに電気的に 分離されているため、図 18 (a)のメモリセル Cell内の溝部 11の両側面の第 1の ONO 膜 18中に 2箇所ずつ、計 4箇所の電荷蓄積領域 C21ないし C24が形成される。この ように、溝部 11の側面にそれぞれ電荷蓄積領域を形成するため、メモリセルを微細 ィ匕することができる。 1組の第 1のワードライン 22aおよび 22bを形成する方法は実施 例 1の図 6 (a)および図 6 (b)または実施例 3の図 11 (a)な 、し図 12 (c)で説明した方 法であっても良い.また、実施例 1図 6 (a)ないし図 7 (a)の代わりに実施例 6の図 19 ( a)ないし図 19 (c)の方法を用いてもよい。実施例 1ないし実施例 6において、第 1お よび第 2のワードラインは多結晶シリコン以外の材料を用いることもできる。
以上、本発明の好ましい実施例について詳述した力 本発明は係る特定の実施例 に限定されるものではなく、特許請求の範囲に記載された本発明の要旨の範囲内に おいて、種々の変形 '変更が可能である。

Claims

請求の範囲
[1] 溝部を有する半導体基板と、
該溝部の両側面に設けられた第 1の ONO膜と、
前記第 1の ONO膜の側面に設けられ、前記溝部の長手方向に延在する第 1のヮ 一ドラインと、を具備する半導体装置。
[2] 前記溝部間の前記半導体基板上に設けられた第 2の ONO膜と、
前記第 2の ONO膜上に設けられ、前記溝部の長手方向に延在し、前記第 1のヮー ドラインと電気的に分離した第 2のワードラインと、を具備する請求項 1記載の半導体 装置。
[3] 前記半導体基板内に設けられ、前記溝部の幅方向に延在するビットラインを具備 する請求項 1または 2記載の半導体装置。
[4] 前記ビットライン間の前記第 1の ONO膜および前記第 2の ONO膜はそれぞれ 2つ の電荷蓄積領域を有する請求項 3記載の半導体装置。
[5] 前記第 1の ONO膜および前記第 2の ONO膜は共通のトラップ層を有する請求項 2 から 4の 、ずれか一項記載の半導体装置。
[6] 前記第 1の ONO膜および前記第 2の ONO膜は、それぞれ異なるトラップ層を有す る請求項 2から 4のいずれか一項記載の半導体装置。
[7] 前記第 1のワードラインの上部面に接続し配線層と接続する第 1のコンタクトホール を有し、前記第 2のワードラインおよび前記溝部上に設けられた層間絶縁膜を具備す る請求項 2から 6のいずれか一項記載の半導体装置。
[8] 前記溝部の両側面に設けられた 1組の第 1のワードラインに接続する第 1のコンタク トホールは、それぞれ前記溝部の長手方向の異なる位置に形成される請求項 7記載 の半導体装置。
[9] 前記層間絶縁膜は、前記第 2のワードラインに接続する第 2のコンタクトホールを有 し、
前記第 2のコンタクトホールは前記第 1のコンタクトホールとは、前記溝部の長手方 向の異なる位置に形成される請求項 7または 8記載の半導体装置。
[10] 前記同一の溝部内に形成された前記第 1の ONO膜は前記溝部の底面上で接続し 1つの ONO膜を形成しており、
前記同一の溝部内に形成された前記第 1のワードラインは 1つのワードラインを形成 して 、る請求項 1記載の半導体装置。
[11] 前記同一の溝部内に設けられた 1組の前記第 1のワードラインは互いに電気的に 分離されて!、る請求項 1記載の半導体装置。
[12] 隣接する前記溝部の隣接する側面に設けられた前記第 1の ONO膜は、前記溝部 間の前記半導体基板上で接続し 1つの ONO膜を形成している請求項 1記載の半導 体装置。
[13] 隣接する前記溝部の隣接する側面に設けられた前記第 1の ONO膜内のトラップ層 は互いに分離されて!、る請求項 1記載の半導体装置。
[14] 前記第 1のワードラインの上部面に接続し配線層と接続する第 1のコンタクトホール を有し、前記溝部上に設けられた層間絶縁膜を具備し、
前記 1組の第 1のワードラインに接続する第 1のコンタクトホールは、それぞれ前記 溝部の長手方向の異なる位置に形成される請求項 11記載の半導体装置。
[15] 半導体基板に溝部を形成する工程と、
前記溝部の両側面に第 1の ONO膜を形成する工程と、
前記第 1の ONO膜の側面に、前記溝部の長手方向に延在する第 1のワードライン を形成する工程と、を有する半導体装置の製造方法。
[16] 前記溝部間の前記半導体基板上に第 2の ONO膜を形成する工程と、
前記第 2の ONO膜上に、前記溝部の長手方向に延在し、前記第 1のワードラインと 電気的に分離する第 2のワードラインを形成する工程と、を有する請求項 15記載の 半導体装置の製造方法。
[17] 前記第 1の ONO膜を形成する工程および前記第 2の ONO膜を形成する工程は、 前記第 1の ONO膜および前記第 2の ONO膜の共通のトラップ層を形成する工程を 含む請求項 16記載の半導体装置の製造方法。
[18] 前記第 1の ONO膜を形成する工程は第 1のトラップ層を形成する工程を含み、前 記第 2の ONO膜を形成する工程は、前記第 1のトラップ層を形成する工程とは異な る第 2のトラップ層を形成する工程を含む請求項 16記載の半導体装置の製造方法。
[19] 前記第 1の ONO膜を形成する工程および前記第 2の ONO膜を形成する工程は、 前記第 1の ONO膜および前記第 2の ONO膜の共通のトップ酸化膜を形成する工程 を含む請求項 18記載の半導体装置の製造方法。
[20] 前記第 2のワードラインおよび前記溝部上に設けられた層間絶縁膜に、前記第 1 のワードラインの上部面に接続するように第 1のコンタクトホールを形成する工程を有 する請求項 16から 19のいずれか一項記載の半導体装置の製造方法。
[21] 前記第 1のコンタクトホールを形成する工程は、前記溝部の両側面に形成された 1 組の第 1のワードラインの前記溝部の長手方向の異なる位置に前記コンタクトホール を形成する工程である請求項 20記載の半導体装置の製造方法。
[22] 前記第 1のコンタクトホールとは前記溝部の長手方向の異なる位置に、前記第 2の ワードラインに接続する第 2のコンタクトホールを形成する工程を有する請求項 20ま たは 21記載の半導体装置の製造方法。
[23] 前記第 1のワードラインを形成する工程は、前記第 1のワードラインを形成すべき層 を前記第 1の ONO膜の側面および前記溝部間の第 2の ONO膜上に形成する工程 と、前記溝部間の第 1のワードラインとなるべき層を除去する工程を含む請求項 15か ら 22のいずれか一項記載の半導体装置の製造方法。
[24] 前記第 1のワードラインを形成する工程は、前記溝部内の前記第 1のワードラインと なるべき層間に埋め込まれた保護層を形成する工程を含む請求項 23記載の半導体 装置の製造方法。
[25] 前記溝部間の第 1のワードラインとなるべき層を除去する工程により、前記第 1の O NO膜の側面に前記保護層の上面と同じ高さを有す第 1のワードラインとなるべき層 を残存させる請求項 23または 24記載の半導体装置の製造方法。
[26] 前記第 1のワードラインとなるべき層を除去する工程は、研磨により前記第 1のヮー ドラインとなるべき層を除去する工程を含む請求項 23から 25のいずれか一項記載の 半導体装置の製造方法。
[27] 前記保護層を除去する工程を有する請求項 24から 26のいずれか一項記載の半導 体装置の製造方法。
[28] 前記第 1の ONO膜を形成する工程は、前記溝部の両側面、前記溝部の底面上お よび前記溝部間の前記半導体基板上に ONO膜を形成する工程である請求項 15記 載の半導体装置の製造方法。
[29] 前記溝部間の前記半導体基板上の前記 ONO膜内のトラップ層を除去する工程を 有する請求項 28記載の半導体装置の製造方法。
[30] 前記同一の溝部内に設けられた 1組の前記第 1のワードラインを互いに電気的に分 離する工程を有する請求項 15記載の半導体装置の製造方法。
[31] 前記溝部間の前記半導体基板上および前記溝部上に設けられた層間絶縁膜に、 前記第 1のワードラインの上部面に接続するように第 1のコンタクトホールを形成する 工程を有し、
前記第 1のコンタクトホールを形成する工程は、前記溝部の両側面に形成された 1 組の第 1のワードラインの前記溝部の長手方向の異なる位置に前記コンタクトホール を形成する工程である請求項 30記載の半導体装置の製造方法。
PCT/JP2006/315099 2005-08-30 2006-07-31 半導体装置およびその製造方法 WO2007026494A1 (ja)

Priority Applications (1)

Application Number Priority Date Filing Date Title
JP2007533144A JPWO2007026494A1 (ja) 2005-08-30 2006-07-31 半導体装置およびその製造方法

Applications Claiming Priority (2)

Application Number Priority Date Filing Date Title
JPPCT/JP2005/015693 2005-08-30
PCT/JP2005/015693 WO2007026391A1 (ja) 2005-08-30 2005-08-30 半導体装置およびその製造方法

Publications (1)

Publication Number Publication Date
WO2007026494A1 true WO2007026494A1 (ja) 2007-03-08

Family

ID=37808499

Family Applications (2)

Application Number Title Priority Date Filing Date
PCT/JP2005/015693 WO2007026391A1 (ja) 2005-08-30 2005-08-30 半導体装置およびその製造方法
PCT/JP2006/315099 WO2007026494A1 (ja) 2005-08-30 2006-07-31 半導体装置およびその製造方法

Family Applications Before (1)

Application Number Title Priority Date Filing Date
PCT/JP2005/015693 WO2007026391A1 (ja) 2005-08-30 2005-08-30 半導体装置およびその製造方法

Country Status (3)

Country Link
US (2) US7589371B2 (ja)
JP (1) JPWO2007026494A1 (ja)
WO (2) WO2007026391A1 (ja)

Cited By (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2009032804A (ja) * 2007-07-25 2009-02-12 Spansion Llc 半導体装置及びその製造方法
JP2010034241A (ja) * 2008-07-28 2010-02-12 Spansion Llc 半導体装置及びその製造方法

Families Citing this family (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
WO2007099589A1 (ja) * 2006-02-28 2007-09-07 Spansion Llc 半導体装置およびその製造方法
US20120181600A1 (en) * 2007-08-17 2012-07-19 Masahiko Higashi Sonos flash memory device
US8072803B2 (en) * 2009-05-26 2011-12-06 Macronix International Co., Ltd. Memory device and methods for fabricating and operating the same
TWI601215B (zh) * 2016-09-26 2017-10-01 台灣半導體股份有限公司 利用氧化層與氮化層依序包覆電極部之場效電晶體及其製造方法
CN112071890B (zh) * 2020-09-18 2022-07-22 京东方科技集团股份有限公司 一种阵列基板、显示面板和电子设备

Citations (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPS6459960A (en) * 1987-08-31 1989-03-07 Agency Ind Science Techn Nonvolatile semiconductor memory element
WO2004023556A1 (de) * 2002-09-05 2004-03-18 Infineon Technologies Ag Wort- und bitleitungsanordnung für einen finfet- halbleiterspeicher
JP2004172559A (ja) * 2002-11-15 2004-06-17 Samsung Electronics Co Ltd 垂直チャンネルを有する不揮発性ｓｏｎｏｓメモリ及びその製造方法、並びにメモリのプログラミング方法
WO2004059738A1 (de) * 2002-12-20 2004-07-15 Infineon Technologies Ag Fin-feldeffekttransistor-speicherzelle, fin-feldeffekttransistor-speicherzellen-anordnung und verfahren zum herstellen einer fin-feldeffekttransistor-speicherzelle
JP2004221584A (ja) * 2003-01-09 2004-08-05 Samsung Electronics Co Ltd サイドゲートを備えるｓｏｎｏｓメモリ素子及びその製造方法
JP2004356207A (ja) * 2003-05-27 2004-12-16 Fujio Masuoka 半導体記憶装置及びその製造方法

Family Cites Families (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US6204529B1 (en) 1999-08-27 2001-03-20 Hsing Lan Lung 8 bit per cell non-volatile semiconductor memory structure utilizing trench technology and dielectric floating gate
JP2005197425A (ja) * 2004-01-07 2005-07-21 Renesas Technology Corp 半導体装置
US7126188B2 (en) * 2004-05-27 2006-10-24 Skymedi Corporation Vertical split gate memory cell and manufacturing method thereof
US7115458B2 (en) * 2004-09-02 2006-10-03 Micron Technology, Inc. Gate coupling in floating-gate memory cells
US20060068895A1 (en) * 2004-09-10 2006-03-30 Nguyen Binh T Apparatus for pre-determined game outcomes

Patent Citations (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPS6459960A (en) * 1987-08-31 1989-03-07 Agency Ind Science Techn Nonvolatile semiconductor memory element
WO2004023556A1 (de) * 2002-09-05 2004-03-18 Infineon Technologies Ag Wort- und bitleitungsanordnung für einen finfet- halbleiterspeicher
JP2004172559A (ja) * 2002-11-15 2004-06-17 Samsung Electronics Co Ltd 垂直チャンネルを有する不揮発性ｓｏｎｏｓメモリ及びその製造方法、並びにメモリのプログラミング方法
WO2004059738A1 (de) * 2002-12-20 2004-07-15 Infineon Technologies Ag Fin-feldeffekttransistor-speicherzelle, fin-feldeffekttransistor-speicherzellen-anordnung und verfahren zum herstellen einer fin-feldeffekttransistor-speicherzelle
JP2004221584A (ja) * 2003-01-09 2004-08-05 Samsung Electronics Co Ltd サイドゲートを備えるｓｏｎｏｓメモリ素子及びその製造方法
JP2004356207A (ja) * 2003-05-27 2004-12-16 Fujio Masuoka 半導体記憶装置及びその製造方法

Cited By (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2009032804A (ja) * 2007-07-25 2009-02-12 Spansion Llc 半導体装置及びその製造方法
US9269828B2 (en) 2007-07-25 2016-02-23 Cypress Semiconductor Corporation Lateral charge storage region formation for semiconductor wordline
US10622487B2 (en) 2007-07-25 2020-04-14 Cypress Semiconductor Corporation Lateral charge storage region formation for semiconductor wordline
JP2010034241A (ja) * 2008-07-28 2010-02-12 Spansion Llc 半導体装置及びその製造方法

Also Published As

Publication number Publication date
WO2007026391A1 (ja) 2007-03-08
US7915661B2 (en) 2011-03-29
US20070105308A1 (en) 2007-05-10
US20100001333A1 (en) 2010-01-07
US7589371B2 (en) 2009-09-15
JPWO2007026494A1 (ja) 2009-03-05

Similar Documents

Publication Publication Date Title
US7511331B2 (en) Semiconductor device having side wall spacers
JP3967193B2 (ja) 不揮発性半導体記憶装置及びその製造方法
US7592665B2 (en) Non-volatile memory devices having floating gates
US8664062B2 (en) Method of manufacturing flash memory cell
JP4250616B2 (ja) 半導体集積回路装置及びその製造方法
US8952536B2 (en) Semiconductor device and method of fabrication
WO2007026494A1 (ja) 半導体装置およびその製造方法
US7439577B2 (en) Semiconductor memory and method for manufacturing the same
US20090026525A1 (en) Memory and method for fabricating the same
US9685451B2 (en) Nonvolatile memory device and method for fabricating the same
JP2003045981A (ja) 半導体装置
CN109699188B (zh) 形成低高度分裂栅存储器单元的方法
JP3867378B2 (ja) 半導体不揮発性記憶装置の製造方法
JP2009289813A (ja) 不揮発性半導体記憶装置の製造方法
JP5090619B2 (ja) 半導体素子およびその製造方法
JP2003338568A (ja) フラッシュメモリ素子の製造方法
JP5053084B2 (ja) 半導体装置およびその製造方法
KR100855978B1 (ko) 비휘발성 메모리 소자, 그 적층 구조, 그 동작 방법, 그제조방법 및 비휘발성 메모리 소자를 이용한 시스템
JP2009049138A (ja) 半導体装置の製造方法
JP2009059987A (ja) 半導体装置およびその製造方法
KR100725477B1 (ko) 반도체 장치와 반도체 장치의 제조 방법
US9496418B2 (en) Non-volatile memory and fabricating method thereof
JP2010129740A (ja) 不揮発性半導体記憶装置およびその製造方法
KR100958627B1 (ko) 플래시 메모리 소자 및 그의 제조 방법
KR20040029525A (ko) 플레쉬 메모리 소자 및 그 제조방법

Legal Events

Date Code Title Description
121 Ep: the epo has been informed by wipo that ep was designated in this application
ENP Entry into the national phase

Ref document number: 2007533144

Country of ref document: JP

Kind code of ref document: A

NENP Non-entry into the national phase

Ref country code: DE

122 Ep: pct application non-entry in european phase

Ref document number: 06781977

Country of ref document: EP

Kind code of ref document: A1