JP2004172559A - 垂直チャンネルを有する不揮発性ｓｏｎｏｓメモリ及びその製造方法、並びにメモリのプログラミング方法 - Google Patents

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Abstract

【課題】垂直チャンネルを有するＳＯＮＯＳメモリ及びその製造方法、並びにメモリのプログラミング方法を提供する。
【解決手段】基板と、前記基板上に積層される第１の絶縁層と、前記第１の絶縁層の上面に所定の形状にパターニングされ、所定間隔だけ離れているソース電極及びドレイン電極を備える半導体層と、前記半導体層の上面においてソース電極及びドレイン電極の間に位置する第２の絶縁層と、前記半導体層のソース電極及びドレイン電極間の側面と前記第２の絶縁層の側面及び上面に蒸着され、電子移動チャンネル及び電子蓄積層を備えるメモリ層と、前記メモリ層の上面に蒸着されて前記メモリ層の電子移動を調節するゲート電極と、を備える垂直チャンネルを有するＳＯＮＯＳメモリにより、チャンネル幅を狭めた高集積度の大容量メモリを提供できる。
【選択図】 図９

Description

【０００１】
【発明の属する技術分野】
本発明はＳＯＮＯＳメモリ及びその製造方法、並びにメモリのプログラミング方法に係る。より詳細に説明すると、チャンネル領域の幅を容易に調節することにより、メモリの集積度が向上されたＳＯＮＯＳメモリ及びその製造方法、並びに多重レベルで動作するメモリのプログラミング方法に関する。
【０００２】
【従来の技術】
電気的にデータの消去及び蓄積が可能であり、電源が供給されなくてもデータの保存が可能な不揮発性メモリ装置は各種の分野においてその応用が増えつつあり、その代表例としてフラッシュメモリがある。
フラッシュメモリは、メモリセルが単一のトランジスタより構成され、セルの面積は小さいが、記録されたデータを紫外線を用いて一括で消去しなければならないＥＰＲＯＭ（Ｅｒａｓａｂｌｅ Ｐｒｏｇｒａｍｍａｂｌｅ Ｒｅａｄ Ｏｎｌｙ Ｍｅｍｏｒｙ）と、記録されたデータを電気的に消去可能であるが、セルが２つのトランジスタより構成され、セルの面積が大きいＥＥＰＲＯＭ（Ｅｌｅｃｔｒｉｃａｌｌｙ Ｅｒａｓａｂｌｅ Ｐｒｏｇｒａｍｍａｂｌｅ Ｒｅａｄ Ｏｎｌｙ Ｍｅｍｏｒｙ）との長所を取り出して組み合わせた素子である。フラッシュメモリは、単一のトランジスタをもってＥＰＲＯＭのプログラミング方法及びＥＥＰＲＯＭの消去方法を行うように製造された素子であり、正確な名称はフラッシュＥＥＰＲＯＭと呼ばれている。
【０００３】
現在最も一般的なフラッシュメモリの構造は、ビットラインと接地との間にセルが並列に配列されたＮＯＲ構造と、セルが直列に配列されたＮＡＮＤ構造とがある。ＮＯＲ型不揮発性メモリセル高集積化また、ＮＡＮＤ型不揮発性メモリセルは高速性、という長所をそれぞれ有し、各長所に応じて必要な技術に適用されている。
【０００４】
図１は、現在量産されている、フラッシュ半導体メモリの一般的な構造を示している。図１に示すように、フローティングゲート型フラッシュメモリは、電荷を保存するフローティングゲート１７及びこれを制御するコントロールゲート１３がその上部に積層され、それらの間にＯＮＯ（Ｏｘｉｄｅ Ｎｉｔｒｉｄｅ Ｏｘｉｄｅ）絶縁膜１５が挟まれている。
メモリの大容量化及び回路の複雑化が進むに伴い、必要なゲートアレイの数が増えると共に、微細パターニング技術が望まれている。
しかしながら、既存のスタックゲート型の不揮発性メモリセルは次第にその小型化及び極微細化が進んでいるとはいえ、このためのフォトグラフィ工程及びエッチング工程の技術は限界に至っていると考えられている。
また、通常、電荷を蓄積するフローティングゲート及びその上にコントロールゲートが積層される構造は、大きさ自体は微細ではあるが、高い段差を有するために、メモリ素子のパターニングが容易ではない。
【０００５】
図２は、既存のフローティングゲートを有するスタックゲート型不揮発性メモリセルのうちＭＯＳＦＥＴ構造のように単一ゲート構造に製造されたＭＯＮＯＳ（Ｍｅｔａｌ ＯｘｉｄｅＮｉｔｒｉｄｅ Ｏｘｉｄｅ Ｓｉｌｉｃｏｎ）不揮発性セルを示している。図２に示すように、ＭＯＮＯＳまたはＳＯＮＯＳセルは、基板２１とコントロールゲート２３との間にトランジスタのゲートオキシドの代わりにＯＮＯ２５を用いる構造を有し、かつ、フローティングゲートの代わりにＯＮＯ２５を用いることにより薄い酸化膜の間にＳｉＮを形成し、ここに電子を充放電させる。ＯＮＯ２５の厚みは１０ないし２００ｎｍ以下であって、段差は小さい。従って、フォトグラフィ工程によりできる限り小さく形成し易く、特に、フローティングゲートにかかわるさらなる工程がこの構造では不要であるという利点がある。
数年前から‘Ｓｅｉｆｕｎ Ｇｒｏｕｐ Ｉｎｃ’や、‘ＡＭＤ Ｉｎｃ’といった会社では、高集積度の不揮発性メモリ（ＮＶＭ：Ｎｏｎ−Ｖｏｌａｔｉｌｅ Ｍｅｍｏｒｙ）素子を実現するために、ＳＯＮＯＳ形のメモリを採用してフローティングゲートを有しない構造を開発しつつあり、非対称プログラミング方式を用いた２ビットメモリは、スタックゲート型のフラッシュメモリに比べて同一面積当たり２倍の集積度を有する。
【０００６】
図３は、非対称プログラミング方式を用いた２ビットメモリにおいて、ソース電極及びドレイン電極間の電圧ＶＤＳの変化によるしきい値電圧ＶＴの変化を示すグラフであり、図４は、図３のｆ１に対応するメモリの断面図であり、そして図５は、図３のｆ２の対応するメモリの断面図である。
【０００７】
図４及び図５に示すように、２ビットメモリは、トランジスタ形のコントロールゲート３３とソース電極３２との接合、またはコントロールゲート３３とドレイン電極３４との接合のうちどちらか一方に高い電圧を印加し、ＣＨＥＩ（Ｃｈａｎｎｅｌ Ｈｏｔ Ｅｌｅｃｔｒｏｎ Ｉｎｊｅｃｔｉｏｎ）方式を用いてソース電極３２またはドレイン電極３４に隣接するコントロールゲート３３の下端部のＳｉＮに電子を注入した後、反対側の接合に電圧を印加して逆方向にデータを読み込む方式を採用している。
【０００８】
図３に示すように、ｆ１は、読み込み時にプログラミング電圧が印加された電圧と同じ接合に電圧を印加する順方向読み込み方式において、ソース電極及びドレイン電極間の電圧ＶＤＳとしきい値電圧ＶＴとの関係を示すグラフであり、図４は、このときのチャンネルの状態を表しており、ＳｉＮにトラップされた電子は反対側のチャンネル上部にあり、低いしきい値電圧特性を示すことを表している。
【０００９】
図３に示したｆ２は、プログラミング後に反対側の接合に電圧を印加する逆方向読み込み方式において、ソース電極及びドレイン電圧間の電圧ＶＤＳとしきい値電圧ＶＴとの関係を示すグラフであり、図５は、このときのチャンネルの形状を表している。つまり、ＳｉＮにトラップされた電子がチャンネルの上端の反対側に位置し、プログラムされた状態にあって高いしきい値電圧特性を示すことを表している。
このような２ビットメモリは、現在の半導体製造の水準において同一集積度でありながら、比較的、単純な工程を用いて製造コストを減少させる長所を有するが、非対称的な電荷保存方式によりトラップされた電荷の水平分布の問題や素子使用時の電荷の蓄積の問題などによって安定した２ビットメモリ特性が得られないといわれている。
また、従来のＳＯＮＯＳ型のフラッシュメモリでは、チャンネルの幅を狭めてメモリの集積度を向上させようとしているが、半導体製造技術の限界によってそれ以上の集積度の向上が困難であるのが現状である。
【００１０】
図６は、従来の技術によるＥＥＰＲＯＭ装置のプログラミング方法を簡略に示す図面である。ゲート電極５７にプログラミング電圧Ｖｐｐを印加し、ソース電極５３、ドレイン電極５５及びＰ−バルク５１を金属接触を通じて接地させれば、Ｐ−バルク５１からトンネル酸化膜５４へと電子がフォウラー−ノードハイムトンネリングを通じてフローティングゲートである窒化膜５６内に蓄積される。これによりメモリセルがプログラミングされる。ここで、参照番号５８は、ＯＮＯ膜である。
【００１１】
図７及び図８は、従来の技術によるＥＥＰＲＯＭの消去方法を示している。
従来の技術によるＥＥＰＲＯＭのデータの消去方法は、図７に示されたように、ゲート電極６７に負のプログラミング電圧−Ｖｐｐを印加し、ソース電極６３、ドレイン電極６５及びＰ−バルク６１をプログラミング時と同様に接地させる。これにより、Ｐ−バルク６１からトンネル酸化膜６４へと正孔が注入されてフローティングゲートである窒化膜６６に蓄積された電子を補償することにより、消去動作がなされる。ここで、参照符号６８は、ＯＮＯ膜である。
【００１２】
図８は、従来の技術によるＥＥＰＲＯＭのデータ消去のための第２の方法を示している。第２の方法は、負の電圧の印加を避けるための方法であって、ポケットウェルを形成し、ここに電圧を印加する。
図８に示すように、ｎ型バルク７１にポケットｐウェル７１ｂを形成するが、ポケットｐウェル７１ｂを形成する場合、消去方法は、ゲート電極７７は接地させ、残りの端子であるソース電極７３、ドレイン電極７５、ポケット−ｐウェル７１ｂ、及びｎウェル７１ａには金属コンタクトを介して消去電圧Ｖｐｐを印加して窒化膜７４に保存された電荷を消去する。
フローティングゲート型のフラッシュメモリとＳＯＮＯＳフラッシュメモリとの記録及び消去時の動作は、以下のような違いを有する。フローティングゲートは伝導性ポリマで作られ、印加された電圧条件によってフローティングゲートに一定電圧が誘起され、このフローティングゲートに誘起された電圧とバルクまたはソース電極との間のポテンシャル差により電子及び正孔がフローティングゲートに注入される。従って、実際の電荷の移動は、基板とフローティングゲートとの間で起こる。
【００１３】
しかしながら、ＳＯＮＯＳメモリの場合、ＯＮＯ膜が非伝導性物質であるため、酸化膜及び窒化膜の厚み比により、印加された電圧はゲートと窒化膜または窒化膜とシリコン基板との間に振り分けられる。従って、ＳＯＮＯＳメモリは、シリコン基板から電子や正孔が注入でき、ゲートから正孔や電子の逆方向注入があり得るため、記録及び消去動作の効率が落ちる恐れがある。特に、プログラミング時にゲートに正の電圧が印加されて基板から電子が注入される場合、ｎ型ゲート電極からの正孔の逆方向注入の確率は低いものの、消去時にゲート電極に負の電圧が印加されて基板から正孔が注入される場合、ｎ型ゲート電極から電子が逆方向注入されて消去の効率が悪くなる恐れがある。
【００１４】
【非特許文献１】
Ｍｙｕｎｇ Ｋｗａｎ Ｃｈｏ ａｎｄ Ｄａｅ Ｍ． Ｋｉｍ，ＩＥＥＥ Ｅｌｅｃｔｒｏｎ Ｄｅｖｉｃｅ Ｌｅｔｔｅｒｓ，Ｖｏｌ ２１，Ｎｏ．８，ｐ．３９９，２０００
【非特許文献２】
Ｉ． Ｍａｒｖｉｎ Ｈ． Ｗｈｉｔｅ， Ｙａｎｇ（Ｌａｒｒｙ） Ｙａｎｇ，Ａ． Ｐｕｒｗａｒ，ＩＥＥＥ Ｔｒａｎｓ ｏｎ Ｃｏｍｐｏｎｅｎｔ，Ｐａｃｋａｇｉｎｇ，ａｎｄ Ｍａｎｕｆａｃｔｕｒｉｎｇ Ｔｅｃｈｎｏｌｏｇｙ，ｐａｒｔ Ａ，Ｖｏｌ ２０，Ｎｏ．２，ｐ．１９０，１９９７
【００１５】
【発明が解決しようとする課題】
前記従来の技術の問題点を解決するために、本発明が解決しようとする技術的な課題は、新規な構造を導入して高集積度のＳＯＮＯＳフラッシュメモリ及び製造方法を提供するところにある。
さらに、記録効率及び消去効率を向上させ、同一の集積度でありながら大容量のメモリを提供するために、多重レベルで動作するプログラミング方法を提供するところにある。
【００１６】
【課題を解決するための手段】
前記技術的な課題を解決するために、本発明は、基板と、前記基板上に積層される第１の絶縁層と、前記第１の絶縁層の上面に所定の形状にパターニングされ、所定間隔だけ離れているソース電極及びドレイン電極を備える半導体層と、前記半導体層の上面においてソース電極及びドレイン電極の間に位置する第２の絶縁層と、前記半導体層のソース電極及びドレイン電極間の側面と前記第２の絶縁層の側面及び上面に蒸着され、電子移動チャンネル及び電子蓄積層を備えるメモリ層と、前記メモリ層の上面に蒸着されて前記メモリ層の電子移動を調節するゲート電極と、を備えることを特徴とする垂直チャンネルを有するＳＯＮＯＳメモリを提供する。
ここで、前記基板はｎ型半導体であり、前記ゲート電極がｐ型半導体よりなるか、あるいは、前記基板はｐ型半導体であり、前記ゲート電極がｎ型半導体よりなる。
【００１７】
前記メモリ層は、前記半導体層のソース電極及びドレイン電極間の側面に形成される第３の絶縁層と、前記第３の絶縁層の上面と前記第２の絶縁層の側面及び上面に蒸着される電子蓄積層と、前記電子蓄積層の上面に形成される第４の絶縁層と、を備える。
前記第１ないし第４の絶縁層は、シリコンオキシドよりなっても良い。
前記電子蓄積層は、シリコンナイトライドよりなっても良い。
前記半導体層の上面に前記ソース電極及び前記ドレイン電極と各電気的に接触するように形成されるＷ−コンタクトを備え、前記Ｗ−コンタクトの上面に形成されて外部電源と電気的に接続されるパッド電極を備える。
前記半導体層は、第１の方向に延びる第１の層と、前記第１の層の上部及び下部に前記第１の方向に直交する第２の方向に延びる第２の層と、よりなる構造であっても良い。
【００１８】
前記技術的な課題を達成するために、本発明はまた、基板の上面に第１の絶縁層及び半導体層を順次に積層し、前記半導体層を酸化させて、所定の厚みをエッチングすることにより前記半導体層の高さを調節する第１の段階と、
前記半導体層の上面に第２の絶縁層を蒸着した後、前記半導体層及び第２の絶縁層にフォトグラフィ工程を行って所定の形状にパターニングする第２の段階と、
前記第１及び前記第２の絶縁層の上面に電子移動チャンネル及び電子蓄積層を備えるメモリ層を形成し、その上面にゲート電極層を蒸着した後、前記メモリ層及びゲート電極にフォトグラフィ工程を行って前記第２の絶縁層が前記ゲート電極及びメモリ層の両側に露出されるように前記ゲート電極及びメモリ層をストライプ状にパターニングする第３の段階と、
前記ゲート電極をマスクとして前記メモリ層の下部に位置する第２の絶縁層を除いてエッチングを行った後、露出された前記半導体層にイオン注入を行ってソース電極及びドレイン電極を形成する第４の段階と、
を含むことを特徴とする垂直チャンネルを有するＳＯＮＯＳメモリの製造方法を提供する。
【００１９】
前記第２の段階において、前記半導体層は、第１の方向に延びる第１の層と、前記第１の層の上部及び下部に前記第１の方向に直交する第２の方向に延びる第２の層と、よりなる構造であっても良い。
【００２０】
前記第３の段階は、前記第１及び第２の絶縁層の上面に前記メモリ層を形成した後に熱処理を行う段階と、前記メモリ層の上面にゲート電極を蒸着した後、高濃度イオンドーピングを行う段階と、を含む。
【００２１】
前記第４の段階は、前記第２の絶縁層の両側の前記半導体層に垂直接合及びシリコン表面接合を形成する低濃度イオンドーピングを行う段階と、
前記半導体層に低濃度イオンドーピングを行ってソース電極及びドレイン電極を形成する段階と、
前記第１の絶縁層、半導体層及びゲート電極の上面に犠牲層を蒸着した後、フォトグラフィ工程を行ってソース電極及びドレイン電極上の一部を塗布するようにパターニングする段階と、
前記半導体層に前記ソース電極及び前記ドレイン電極の接合形成のための高濃度イオンドーピングを行う段階と、を含む。
【００２２】
前記第４の段階後に、前記第１の絶縁層及び半導体層の上面に第３の絶縁層を塗布して前記ソース電極及び前記ドレイン電極に達するようにホールを形成した後、金属物質を充填して前記半導体層の上面に柱状のＷ−コンタクトを形成する第５の段階をさらに含む。
【００２３】
前記第５の段階後に、前記Ｗ−コンタクトと接続して外部電源を印加するように前記絶縁層の上面にパッド電極を形成する第６の段階をさらに含む。
【００２４】
ここで、前記メモリ層は、前記半導体層のソース電極とドレイン電極間の側面に形成される第３の絶縁層と、前記第３の絶縁層の上面と前記第２の絶縁層の側面及び上面に蒸着される電子蓄積層と、前記電子蓄積層の上面に形成される第４の絶縁層と、を備える。
前記第１ないし前記第４の絶縁層は、シリコンオキシドよりなっても良い。
前記電子蓄積層は、シリコンナイトライドよりなっても良い。
【００２５】
本発明の課題を達成するために、本発明はまた、基板及びゲート電極を備えるメモリのプログラミング方法であって、データ消去のためにゲート電極に印加するゲート電圧が飽和される飽和電圧を単位データとして設定してプログラミングするメモリプログラミング方法を提供する。
ここで、前記飽和ゲート電圧は、多重レベルで形成される。
【００２６】
前記基板はｐ型半導体であり、前記ゲート電極はｎ型半導体であるか、あるいは、前記基板はｎ型半導体であり、前記ゲート電極はｐ型半導体である。
【００２７】
前記メモリは、フローティングゲート型のフラッシュメモリまたはＳＯＮＯＳメモリであっても良い。
前記メモリは、本発明の実施の形態による垂直チャンネルを有するＳＯＮＯＳメモリであっても良い。
【００２８】
【発明の実施の形態】
以下、添付した図面に基づき、本発明の実施の形態による垂直チャンネルを有するＳＯＮＯＳメモリについて詳細に説明する。
図９は、本発明の実施の形態による垂直チャンネルを有するＳＯＮＯＳメモリの斜視図である。
図９を参照すれば、基板１０１の上面に第１の絶縁層１０３が蒸着され、その上部に第１の方向に延びる第１の層と、前記第１の層の上部及び下部に前記第１の方向に直交する第２の方向に延びる第２の層と、よりなる半導体層１０５がパターニングされる。半導体層１０５は、ソース電極Ｓ及びドレイン電極Ｄが各々形成され、ソース電極Ｓ及びドレイン電極Ｄの上面には１対のＷ−コンタクト１１５が円柱状に直立する。Ｗ−コンタクト１１５の上面にはパッド電極１１７が形成されて外部電源とソース電極Ｓ及びドレイン電極Ｄとを接続する。ソース電極Ｓ及びドレイン電極Ｄの間の第１の層の上面には第２の絶縁層１０７がストライプ状に形成され、第２の絶縁層１０７の上面及び半導体層１０５の側面を包みつつ第１の絶縁層１０３の表面に延びるメモリ層１０９が塗布され、その上面にゲート電極１１１がさらに形成される。
【００２９】
基板１０１がｐ型であればゲート電極１１１はｎ型であり、基板１０１がｎ型であれば、ゲート電極１１１はｐ型に形成される。第１及び第２の絶縁層１０３、１０７はシリコンオキシドから形成され、半導体層１０５はシリコンから形成される。メモリ層１０９は、ＯＮＯ膜である。
【００３０】
図１０は、図９のＡ−Ａ’線断面図であり、図１１は、図９のＢ−Ｂ’線断面図である。
図１０に示すように、基板１０１の上面に第１の絶縁層１０３が積層され、第１の絶縁層１０３の上面に所定面積を占めるように半導体層１０５が形成され、半導体層１０５の上面に第２の絶縁層１０７がパターニングされる。半導体層１０５の側面にチャンネル領域ＣＨ１、ＣＨ２を有するＯＮＯ膜から形成されたメモリ層１０９が半導体層１０５の側面及び第２の絶縁層１０７の上面及び側面に蒸着される。
メモリ層１０９は、半導体層１０５の側面に形成される第１のオキシド膜１０９ａと、第１のオキシド膜１０９ａの上面及び第２の絶縁層１０７の側面及び上面に蒸着されるナイトライド膜１０９ｂと、ナイトライド膜１０９ｂの上面及び側面に蒸着される第２のオキシド膜１０９ｃと、を備える。第２のオキシド膜１０９ｃの上面には導電膜が塗布されてゲート電極１１１を形成する。第１及び第２のオキシド膜１０９ａ、１０９ｃは絶縁膜としての機能をし、ナイトライド膜１０９ｂは電子を保存する機能をする。電子は、ナイトライド膜１０９ｂと第１及び第２のオキシド膜１０９ａ、１０９ｃとの界面にも保存される。第２の絶縁層１０７と第１及び第２のオキシド膜１０９ａ、１０９ｃとは、シリコンオキシド膜であっても良い。
【００３１】
また、図１１に示すように、基板１０１の上面に第１の絶縁層１０３が形成され、その上面に所定面積の半導体層１０５が配置され、半導体層１０５の中心部には第２の絶縁層１０７が配置され、第２の絶縁層１０７の上面にはナイトライド膜１０９ｂ及び第２のオキシド膜１０９ｃが配置されている。その上面にはゲート電極１１１が形成されている。半導体層１０５のソース電極Ｓ及びドレイン電極Ｄの上面には一対のＷ−コンタクト１１５が配列されており、Ｗ−コンタクト１１５の上面にはパッド電極１１７が形成されて外部電源とメモリセルとを接続する。
【００３２】
図１２から図２７は、本発明の実施の形態によるＳＯＮＯＳメモリを製造する方法を示す工程図である。
まず、図１２に示されたように、基板１０１の上面にシリコンから形成された半導体層１０５とオキシドから形成された第１の絶縁層１０３とよりなるＳＯＩ（Ｓｉｌｉｃｏｎ Ｏｘｉｄｅ Ｉｎｓｕｌａｔｏｒ）膜を蒸着する。
次に図１３は、実際の素子のチャンネルとして用いられる半導体層１０５の垂直活性チャンネル幅を決める段階を示しており、ＳＯＩ膜の半導体層１０５を湿式酸化させて所定の厚みの半導体層１０５を酸化層１０５’に変える。
そして、酸化層１０５’を湿式エッチング方式を用いて除去すれば、図１４に示されたように、基板１０１、第１の絶縁層１０３及び薄くなった半導体層１０５の積層構造が形成される。
【００３３】
次に、図１５は、図１４に示す積層構造に化学気相蒸着（ＣＶＤ：Ｃｈｅｍｉｃａｌ Ｖａｐｏｒ Ｄｅｐｏｓｉｔｉｏｎ）方式を用いて活性チャンネルとして用いられる半導体層１０５の垂直領域を除いた領域にＳＯＩ上において、半導体層１０５の表面チャンネル電流を抑えるために第２の絶縁層１０７をその上面に蒸着する。
このとき、第２の絶縁層１０７は、ＳＯＩの垂直チャンネルに流れる電流に比べて表面チャンネルに流れる電流を十分に小さく調節し得る厚みになるように、シミュレーションを通じて決められている。
【００３４】
次に、図１６は、半導体層１０５及び第２の絶縁層１０７をパターニングするために、フォトレジスト層９６を第２の絶縁層１０７の上面に蒸着した後、マスク９８ａをその上部に位置させ、紫外線を照射して露光及び現像を行い、エッチングするフォトグラフィ工程を示している。第２の絶縁層１０７及び半導体層１０５を連続的にエッチングすれば、図１７に示されたように、第１の絶縁層１０３の上面に半導体層１０５及び第２の絶縁層１０７がマスク９８ａと同じ形状でパターニングされる。
【００３５】
次に、図１８に示されたように、第１の絶縁層１０３及び第２の絶縁層１０７の上面にメモリ層１０９としてＯＮＯ膜を形成する。図１０に示したように、ＯＮＯ膜は、第１のオキシド膜１０９ａとナイトライド膜１０９ｂ及び第２のオキシド膜１０９ｃの構造に形成される。このとき、第１のオキシド膜１０９ａ及び第２のオキシド膜１０９ｃは、熱酸化またはＣＶＤ法により形成するか、あるいはこれら両方法を併用して形成するが、膜質の緻密化及び安定化のために連続的な熱処理を行う。このとき、熱処理の温度条件は、約７００から１１００℃の間である。
【００３６】
次に、図１９に示されたように、ゲート電極１１１を形成するための、導電膜をメモリ層１０９の上面に塗布し、ゲート電極１１１の不純物を減らすためにｎ型の高濃度不純物をドーピングする。
次に、図２０に示されたように、フォトレジスト膜９６をゲート電極１１１の上面に塗布し、マスク９８ｂをその上部に位置させ、紫外線を照射して露光及び現像を行うフォトグラフィ工程を行い、エッチングし、図２１に示されたように、ＳＯＩの半導体層１０５及び第２の絶縁層１０７の両側壁と上部及び第１の絶縁層１０３の上面にストライプ状のメモリ層１０９及びゲート電極１１１が形成される。
【００３７】
次に、図２２に示すように、パターニングされたゲート電極１１１をマスクとして第２の絶縁層１０７を非等方性エッチングし、メモリ層１０９の下部に位置する第２の絶縁層１０７を除いて半導体層１０５の上部に位置する第２の絶縁層１０７を除去する。連続的に行われるイオンドーピング工程により半導体層１０５に垂直接合及び金属接触が形成されるシリコン表面接合を同時に形成することにより、以下で金属コンタクトを形成するときに垂直接合及び金属Ｗ−コンタクトをオーミック接触させる工程を容易にさせている。
【００３８】
次に、図２３に示されたように、ＬＤＤ（Ｌｉｇｈｔｌｙ Ｄｏｐｅｄ Ｄｒａｉｎ）接合を形成するために低濃度でイオンを注入し、スペーサを形成可能にするための犠牲絶縁層１１３を構造全体に蒸着してフォトグラフィ工程を行う。引き続き、図２４に示されたように、非等方性エッチングを行い、半導体層１０５の上面において第２の絶縁層１０７の両側にのみ犠牲絶縁層１１３を残留させ、ソース電極Ｓ及びドレイン電極Ｄにソース電極とドレイン電極との接合のための高濃度イオン注入を行う。
【００３９】
次に、図２５は、基本的なメモリ動作を実現するためのメタル工程のために犠牲絶縁層１１３を蒸着する過程を示している。犠牲絶縁層１１３をメモリ構造全体の上から蒸着した後、図２６に示されたように、ソース電極Ｓ及びドレイン電極Ｄと外部電極とを接続するためにホールを形成し、ホールに金属を蒸着してＷ−コンタクト１１５を形成する。最後に、図２７に示されたように、Ｗ−コンタクト１１５の上部にはパッド電極１１７を形成し、外部電源をメモリセルに接続させて垂直チャンネルを有するメモリセルを完成する。
【００４０】
次に、ここで、図２８は、通常のＳＯＮＯＳメモリにおいて、プログラミング及び消去特性曲線を示すグラフである。
図２８に示した、ｆ１、ｆ２、ｆ３は、データの消去されたメモリセルをプログラミングする場合に記録時間によるしきい値電圧の変化を示すグラフであり、ｇ１、ｇ２、ｇ３は、プログラミングされたメモリセルを消去する場合に消去時間によるしきい値電圧の変化を示すグラフである。
ｆ１、ｆ２、ｆ３は、ゲート電圧を各々６Ｖ、７Ｖ、８Ｖに上昇させた場合のしきい値電圧の変化を各々示しているが、ゲート電圧が上昇するのにともない、しきい値電圧も上昇し、経時的にしきい値電圧が上昇するということが分かる。
【００４１】
ｇ１、ｇ２、ｇ３は、ゲート電圧を−６Ｖ、−７Ｖ、−８Ｖ（−は逆方向に電圧を印加することを意味する。）まで上昇させた場合のしきい値電圧の変化を示しており、ゲート電圧が上昇するのにともない、しきい値電圧も上昇する。しかし、ｇ１、ｇ２のグラフでは、０．０１秒後にしきい値電圧が一定値に達した後にそれ以上下がらないということが分かる。これは、消去のための電圧の印加時に窒化膜にトンネリングする正孔が窒化膜内に保存されていた電子と結合してデータを消去する間にゲート電極から電子が逆方向に注入されてデータの消去を妨げる現象のために起こる。この現象は、従来のメモリにおいてデータの消去効率を落とす原因として説明されている。従って、従来の技術では、ＳＯＮＯＳメモリにおいてゲート電極と窒化膜との間に位置する絶縁膜を厚くして電子のトンネリングを防止して消去効率を高めようとしている。
【００４２】
ｇ１、ｇ２のグラフから明らかなように、消去時間によってしきい値電圧が下降していて、ｇ１に対するｇ２のゲート電圧が上昇することにより両グラフのしきい値電圧が同じ値を有する点が存在し、この点を過ぎてからはｇ１のしきい値電圧がｇ２のそれより高くなるということが分かる。このような現象は、メモリセルのデータをプログラミングする過程では全く現れず、メモリセルのデータを消去する間にのみ現れる。
【００４３】
また、図２９は、本発明の実施の形態による垂直チャンネルを有するＳＯＮＯＳメモリの消去電圧による動作特性を示すグラフである。
図２９に示すように、消去動作に際し、しきい値電圧は下降しており、０．００５秒後に時間の変化に関係なく一定に保たれる飽和電圧に達し、ゲート電圧を−９Ｖ、−１０Ｖ、−１１Ｖまで上昇させるのにともなって、しきい値電圧があたかもプログラミングされたかのように約−０．２Ｖ、約０．３Ｖ、約０．８Ｖに上昇することが分かる。飽和電圧−０．２Ｖ、０．３Ｖ、０．８Ｖに達した状態は、図３１に示されたゲート電圧による電流の変化グラフにおいて、各々ノーマルステートＡ、Ｂ、Ｃに当たる。
【００４４】
本発明は、このような消去モードにおいて、しきい値電圧の飽和メカニズムを明らかにして絶縁膜の厚みを適切に維持し、電圧を印加することにより、ノーマルステートを維持すると同時に、電圧によってしきい値電圧が多重レベルを確保する現象を用いて大容量のメモリを実現させる多重レベルのプログラミング方法を提案する。本実施形態によるプログラミング方法は、飽和電圧に達してからしきい値電圧の分散を最小化することにより、安定した多重レベルで動作するメモリを提供できる。
【００４５】
図３０及び図３１は、このような消去動作時の時間によるノーマルステート及び逆しきい値電圧の増加現象を説明するために、バルク及びゲートから注入される多数のキャリアである正孔及び電子を各々計算して抽出したグラフである。このとき、バルクから注入された正孔がさらにゲートに注入される場合と、ゲートから注入された電子がさらにバルクに注入される場合とは無視できるため、ここでは省略する。
【００４６】
図３０に示すように、まず、低いゲート電圧ＶＧＳにおいてバルクから正孔電流のみ存在するが、より高い電圧ではゲート電極から越えてくる電子の電流が増えるということが分かり、ゲート電圧ＶＧＳが上昇しつつ正孔電流及び電子電流のバランスが取られる地点Ａ、すなわちノーマルステートが存在する。しかし、ゲート電圧ＶＧＳがさらに上昇すれば、ノーマルステートを外れて電子が蓄積され、しきい値電圧ｇは上昇する。ここで、電子の蓄積は、連続的なしきい値電圧に寄与しない。これは、以下の図面に基づいて詳細に説明する。
【００４７】
図３１に示すように、ゲート電圧が上昇するのに伴い、複数のノーマルステートＡ、Ｂ、Ｃが存在するが、これは、窒化膜内の平均電荷が変わったためである。ゲート電圧を高めれば、ノーマルステートＡ、Ｂ、Ｃを外れて電流が増える。
【００４８】
図３２は、メモリセルに貯蔵されたデータを消去するとき、ゲート電圧の増加によるしきい値電圧の飽和メカニズムを説明するためのエネルギーバンドを示している。
窒化膜内に電子が蓄積されるのに伴い、電子の負電荷はしきい値電圧を高める。これを正孔トンネリングの立場からみれば、バルクからみた正孔に対するエネルギー障壁が減るということを意味するが、電子の立場から見れば、ゲート電極から越えてくる障壁が増えるということを意味する。窒化膜内に増加された負電荷はトンネリング障壁を変えて正孔電流を増やし、電子電流を減らすので、再びノーマルステートに達し、これからしきい値電圧の増加は止まって飽和される。すなわち、ネガティブフィードバックが存在するのである。このようなネガティブフィードバックによりノーマルステートが続きつつゲート電圧を高めることにより、飽和電圧のレベルが変わる多重レベルが形成される。
【００４９】
また、図３３は、消去時の電圧変化特性を多重レベルプログラミングに適用したものであって、まず、初期セルを−８Ｖ、１０ｍｓに消去した後、ゲート電圧として通常の正電圧を印加した正電圧プログラミングと、本発明において提案された負電圧を印加した負電圧プログラミングとにおいて、プログラミング時間によるしきい値電圧の変化を示すグラフである。
正電圧プログラミングｐ１、ｐ２の場合、しきい値電圧が経時的かつ線形的に上昇するのに対し、負電圧プログラミングｑ１、ｑ２の場合には、しきい値電圧がノーマルステートの様子を示す。通常の不揮発性メモリセルにおけるしきい値電圧の分散を考慮すれば、セルの初期状態において絶縁膜の厚みや膜質内のトラップ電荷によりしきい値電圧のプログラミング時間によって増える分散σ’が存在し、且つ、動作時にセルとセルとの間のプログラミング速度差によりプログラミングされたセルのしきい値電圧は一定の分散σ’を有する。しかし、負電圧にプログラミングしてノーマルステートとなる場合には、プログラミング速度差、プログラミング時間の経過による分散σを抑えて安定したプログラミングが可能である。
【００５０】
図３４は、図３３に示された負電圧プログラミング方式において、多重レベル動作方式のＩ−Ｖ特性を示すグラフである。記録時にゲート電圧を初期−８Ｖから−１１Ｖまで変えつつ測定したものであって、しきい値電圧ＶＴＨが上昇して達するマルチ飽和電圧において電流Ｉｄが急激に上がる均一なＩ−Ｖ特性が確かめられる。
【００５１】
図３５は、多重レベルで動作するメモリセルにおいて、耐久性試験のために行うストレス条件を示すグラフである。
従来の一次レベルでは、記録及び消去状態が１つずつ存在するために、耐久性試験において２つのレベルのみを繰り返せば良いが、多重レベルでは、一つのレベルを基準とすれば、ストレスが基準レベルにのみ偏るため、各レベル間のバランス良いストレスの印加のために組み合わせの原理を用いて多重レベル間ストレスが偏らない耐久性試験方法を提示する。すなわち、示されたように、１サイクル（１０ｍｓ）中に１２回のパルスを印加するが、−１１Ｖ（００）、−１０Ｖ（０１）、−９Ｖ（１０）、−８Ｖ（１１）のパルス電圧の印加を満遍なく行ってストレスを均一に各レベルに印加する。ストレスの繰り返しを通じてメモリの寿命度が確かめられる。
【００５２】
図３６は、図３５に示された耐久性試験を１００回行う前及び行った後を比較し、多重レベルにおける経時的な電荷の損失を示すグラフである。７２００秒経過後に、各レベル（−１１Ｖ、−１０Ｖ、−９Ｖ、−８Ｖ）においてしきい値電圧ＶＴＨ間の間隔は初期０．３Ｖないし０．４Ｖ（ΔＶ１）から０．１５Ｖないし０．３Ｖ（ΔＶ２）に下がった。しかし、ノーマルステートのしきい値電圧は、ゲート電圧を上昇させると上昇し、各レベル間の間隔は、レベルの数字によって変わり得るため、安定した多重レベルの条件を調節できる。
【００５３】
以上、多くの事項が具体的に記載されているが、これらは本発明の範囲を限定するものではなく、本発明が属する技術分野における当業者であれば、本発明の技術的な思想により様々な方法で多重レベルを提示可能である。
したがって、本発明の範囲は実施形態により定まるのではなく、特許請求の範囲に記載された技術的な思想によって定まるべきである。
【００５４】
【発明の効果】
本発明によれば、メモリセルのデータの消去時にゲート電圧が飽和電圧に達した後に安定になる現象を用いて、ノーマルステートを単一レベルで実現したメモリプログラミング方法または複数のノーマルステートを多重レベルで実現したメモリプログラミング方法を提案し、従来のフラッシュメモリまたはＳＯＮＯＳメモリだけではなく、本発明の垂直チャンネルを有するＳＯＮＯＳメモリに適用することにより、従来技術と同一集積度でありながら大容量のデータを記録が可能になる。
また、本発明によれば、垂直チャンネルを用いた新しいＳＯＮＯＳメモリ及びその製造方法を提案し、サブ１００ｎｍの工程レベルにおいて急速に高まる製造コストの負担を減らし、さらに集積度を確保することができる。
また、本発明によれば、バルク及びゲートから注入される正孔及び電子を適切に調節することにより、安定的な多重レベルの特性を確保し、高容量の多重レベルのプログラミングを実現できる。
【図面の簡単な説明】
【図１】従来のフラッシュメモリの通常の構造を示す断面図である。
【図２】従来のＳＯＮＯＳメモリの通常の構造を示す断面図である。
【図３】非対称プログラミング方式を用いた２ビットメモリにおいて、ソース電極及びドレイン電極間の電圧ＶＤＳの変化によるしきい値電圧ＶＴの変化を示すグラフである。
【図４】ｆ１に対応するメモリの断面図である。
【図５】ｆ２に対応するメモリの断面図である。
【図６】従来の技術によるＥＥＰＲＯＭ装置のプログラミング方法を簡略に示す図面である。
【図７】ＥＥＰＲＯＭの消去方法を示す図面である。
【図８】ＥＥＰＲＯＭの消去方法を示す図面である。
【図９】垂直チャンネルを有するＳＯＮＯＳメモリの斜視図である。
【図１０】ＳＯＮＯＳメモリのＡ−Ａ’線断面図である。
【図１１】ＳＯＮＯＳメモリのＢ−Ｂ’線断面図である。
【図１２】基板の上面に半導体層とＳＯＩ膜を蒸着した図である。
【図１３】半導体層の垂直活性チャンネル幅を決める段階を示す図である。
【図１４】基板、第１の絶縁層及び半導体層の積層構造を示す図である。
【図１５】半導体層の垂直領域を除いた領域にＳＯＩ上において、第２の絶縁層をその上面に蒸着した図である。
【図１６】エッチングするフォトグラフィ工程を示す図である。
【図１７】第２の絶縁層及び半導体層を連続的にエッチングした図である。
【図１８】第１の絶縁層及び第２の絶縁層の上面にＯＮＯ膜を形成した図である。
【図１９】ｎ型の高濃度不純物をドーピングした図である。
【図２０】フォトレジスト膜をゲート電極の上面に塗布した図である。
【図２１】ストライプ状のメモリ層及びゲート電極が形成された図である。
【図２２】半導体層の上部に位置する第２の絶縁層を除去した図である。
【図２３】犠牲絶縁層を蒸着したフォトグラフィ工程を示す図である。
【図２４】非等方性エッチングを行った図である。
【図２５】犠牲絶縁層を蒸着した図である。
【図２６】Ｗ−コンタクトを形成した図である。
【図２７】電極パットを形成した図である。
【図２８】通常のＳＯＮＯＳメモリにおけるプログラミング及び消去特性曲線を示すグラフである。
【図２９】垂直チャンネルを有するＳＯＮＯＳメモリの消去電圧による動作特性を示すグラフである。
【図３０】消去動作時のバルク及びゲートから注入される多数のキャリアである正孔及び電子の電流を各々計算して抽出したグラフである。
【図３１】消去動作時のバルク及びゲートから注入される多数のキャリアである正孔及び電子の電流を各々計算して複数のノーマルステートＡ、Ｂ、Ｃを示すグラフである。
【図３２】メモリセルに貯蔵されたデータを消去する時、ゲート電圧の増加によるしきい値電圧の飽和メカニズムを説明するためのエネルギーバンドを示す図である。
【図３３】しきい値電圧変化特性を多重レベルプログラミングに適用したものであって、ゲート電圧に通常の正電圧を印加した正電圧プログラミングと、本発明において提案した負電圧を印加した負電圧プログラミングにおいて、プログラミング時間によるしきい値電圧の変化を示すグラフである。
【図３４】負電圧プログラミング方式において、多重レベル動作方式の電流電圧Ｉ−Ｖ特性を示すグラフである。
【図３５】多重レベルで動作するメモリセルにおいて耐久性試験のために行うストレス条件を示すグラフである。
【図３６】耐久性試験を１００回行う前及び行った後を比較し、多重レベルにおける電荷の経時的な損失を示すグラフである。
【符号の説明】
１０１ 基板
１０３ 第１絶縁層
１０５ 半導体層
１０７ 第２絶縁層
１０９ メモリ層
１１１ ゲート電極
１１５ Ｗ−コンタクト
１１７ パッド電極

Claims (35)

  1. 基板と、
    前記基板上に積層される第１の絶縁層と、
    前記第１の絶縁層の上面に所定の形状にパターニングされ、所定間隔だけ離れているソース電極及びドレイン電極を備える半導体層と、
    前記半導体層の上面においてソース電極及びドレイン電極の間に位置する第２の絶縁層と、
    前記半導体層のソース電極及びドレイン電極間の側面と前記第２の絶縁層の側面及び上面に蒸着され、電子移動チャンネル及び電子蓄積層を備えるメモリ層と、
    前記メモリ層の上面に蒸着されて前記メモリ層の電子移動を調節するゲート電極と、
    を備えることを特徴とする垂直チャンネルを有するＳＯＮＯＳメモリ。
  2. 前記基板はｎ型半導体であり、
    前記ゲート電極はｐ型半導体よりなることを特徴とする請求項１に記載の垂直チャンネルを有するＳＯＮＯＳメモリ。
  3. 前記基板はｐ型半導体であり、
    前記ゲート電極はｎ型半導体よりなることを特徴とする請求項１に記載の垂直チャンネルを有するＳＯＮＯＳメモリ。
  4. 前記メモリ層は、
    前記半導体層のソース電極及びドレイン電極間の側面に形成される第３の絶縁層と、
    前記第３の絶縁層の上面と前記第２の絶縁層の側面及び上面に蒸着される電子蓄積層と、
    前記電子蓄積層の上面に形成される第４の絶縁層と、
    を備えることを特徴とする請求項１に記載の垂直チャンネルを有するＳＯＮＯＳメモリ。
  5. 前記第１の絶縁層及び前記第２の絶縁層は、シリコンオキシドよりなることを特徴とする請求項１に記載の垂直チャンネルを有するＳＯＮＯＳメモリ。
  6. 前記第３の絶縁層及び前記第４の絶縁層は、シリコンオキシドよりなることを特徴とする請求項４に記載の垂直チャンネルを有するＳＯＮＯＳメモリ。
  7. 前記電子蓄積層は、シリコンナイトライドよりなることを特徴とする請求項１または請求項４に記載の垂直チャンネルを有するＳＯＮＯＳメモリ。
  8. 前記半導体層の上面に、前記ソース電極及び前記ドレイン電極に電気的に接触するように形成されるＷ−コンタクトを備えることを特徴とする請求項１に記載の垂直チャンネルを有するＳＯＮＯＳメモリ。
  9. 前記Ｗ−コンタクトの上面に形成されて外部電源と電気的に接続されるパッド電極を備えることを特徴とする請求項８に記載の垂直チャンネルを有するＳＯＮＯＳメモリ。
  10. 前記半導体層は、第１の方向に延びる第１の層と、前記第１の層の上部及び下部に前記第１の方向に直交する第２の方向に延びる第２の層とよりなる構造であることを特徴とする請求項１に記載の垂直チャンネルを有するＳＯＮＯＳメモリ。
  11. 基板の上面に第１の絶縁層及び半導体層を順次に積層し、前記半導体層を酸化させて所定の厚みにエッチングすることにより前記半導体層の高さを調節する第１の段階と、
    前記半導体層の上面に第２の絶縁層を蒸着した後、前記半導体層及び第２の絶縁層にフォトグラフィ工程を行って所定の形状にパターニングする第２の段階と、
    前記第１の絶縁層及び第２の絶縁層の上面に電子移動チャンネル及び電子蓄積層を備えるメモリ層を形成し、その上面にゲート電極層を蒸着した後、前記メモリ層及び前記ゲート電極にフォトグラフィ工程を行って前記第２の絶縁層が前記ゲート電極と前記メモリ層の両側に露出されるように、前記ゲート電極と前記メモリ層をストライプ状にパターニングする第３の段階と、
    前記ゲート電極をマスクとして前記メモリ層の下部に位置する第２の絶縁層を除いてエッチングを行った後、露出された前記半導体層にイオン注入を行ってソース電極及びドレイン電極を形成する第４の段階と、
    を含むことを特徴とする垂直チャンネルを有するＳＯＮＯＳメモリの製造方法。
  12. 前記第２の段階において、
    前記半導体層は、第１の方向に延びる第１の層と、
    前記第１の層の上部及び下部に前記第１の方向に直交する第２の方向に延びる第２の層からなる形状であることを特徴とする請求項１１に記載の垂直チャンネルを有するＳＯＮＯＳメモリの製造方法。
  13. 前記第３の段階は、
    前記第１の絶縁層及び前記第２の絶縁層の上面に、前記メモリ層を形成した後に熱処理を行う段階と、
    前記メモリ層の上面にゲート電極を蒸着した後、高濃度イオンドーピングを行う段階と、を含むことを特徴とする請求項１１に記載の垂直チャンネルを有するＳＯＮＯＳメモリの製造方法。
  14. 前記第４の段階は、
    前記第２の絶縁層の両側の前記半導体層に垂直接合及びシリコン表面接合を形成する低濃度イオンドーピングを行う段階と、
    前記半導体層に低濃度イオンドーピングを行ってソース電極及びドレイン電極を形成する段階と、
    前記第１の絶縁層、半導体層及びゲート電極の上面に犠牲層を蒸着した後、フォトグラフィ工程を行ってソース電極及びドレイン電極上の一部を塗布するようにパターニングする段階と、
    前記半導体層に前記ソース電極及び前記ドレイン電極の接合形成のための高濃度イオンドーピングを行う段階と、を含むことを特徴とする請求項１１に記載の垂直チャンネルを有するＳＯＮＯＳメモリの製造方法。
  15. 前記第１の絶縁層及び半導体層の上面に第３の絶縁層を塗布し、前記ソース電極及び前記ドレイン電極に達するようにホールを形成した後、金属物質を充填して前記半導体層の上面に円柱状のＷ−コンタクトを形成する第５の段階を含むことを特徴とする請求項１１に記載の垂直チャンネルを有するＳＯＮＯＳメモリの製造方法。
  16. 前記Ｗ−コンタクトと接続して外部電源を印加するように前記第３の絶縁層の上面にパッド電極を形成する第６の段階を含むことを特徴とする請求項１５に記載の垂直チャンネルを有するＳＯＮＯＳメモリの製造方法。
  17. 前記メモリ層は、
    前記半導体層のソース電極とドレイン電極間の側面に形成される第３の絶縁層と、
    前記第３の絶縁層の上面と前記第２の絶縁層の側面及び上面に蒸着される電子蓄積層と、
    前記電子蓄積層の上面に形成される第４の絶縁層と、を備えることを特徴とする請求項１１に記載の垂直チャンネルを有するＳＯＮＯＳメモリの製造方法。
  18. 前記第１及び第２の絶縁層は、シリコンオキシドよりなることを特徴とする請求項１１に記載の垂直チャンネルを有するＳＯＮＯＳメモリの製造方法。
  19. 前記第３及び第４の絶縁層は、シリコンオキシドよりなることを特徴とする請求項１７に記載の垂直チャンネルを有するＳＯＮＯＳメモリの製造方法。
  20. 前記電子蓄積層は、シリコンナイトライドよりなることを特徴とする請求項１１または１７に記載の垂直チャンネルを有するＳＯＮＯＳメモリの製造方法。
  21. 基板及びゲート電極を備えるメモリのプログラミング方法であって、
    データ消去のためにゲート電極に印加するゲート電圧が飽和される飽和電圧を単位データとして設定してプログラミングすることを特徴とするメモリのプログラミング方法。
  22. 前記飽和ゲート電圧は、多重レベルで形成されることを特徴とする請求項２１に記載のメモリのプログラミング方法。
  23. 前記基板はｐ型半導体であり、前記ゲート電極はｎ型半導体であることを特徴とする請求項２１に記載のメモリのプログラミング方法。
  24. 前記基板はｎ型半導体であり、前記ゲート電極はｐ型半導体であることを特徴とする請求項２１に記載のメモリのプログラミング方法。
  25. 前記メモリは、フローティングゲート型フラッシュメモリまたはＳＯＮＯＳメモリであることを特徴とする請求項２１に記載のメモリのプログラミング方法。
  26. 前記メモリは、
    基板と、
    前記基板上に積層される第１の絶縁層と、
    前記第１の絶縁層の上面に所定の形状にパターニングされ、所定間隔だけ離れているソース電極及びドレイン電極を備える半導体層と、
    前記半導体層の上面においてソース電極及びドレイン電極間に位置する第２の絶縁層と、
    前記半導体層のソース電極及びドレイン電極間の側面と前記第２の絶縁層の側面及び上面に蒸着され、電子移動チャンネル及び電子蓄積層を備えるメモリ層と、
    前記メモリ層の上面に蒸着されて前記メモリ層の電子移動を調節するゲート電極と、を備えることを特徴とする請求項２１に記載のメモリのプログラミング方法。
  27. 前記基板はｎ型半導体であり、前記ゲート電極がｐ型半導体よりなることを特徴とする請求項２６に記載のメモリのプログラミング方法。
  28. 前記基板はｐ型半導体であり、前記ゲート電極がｎ型半導体よりなることを特徴とする請求項２６に記載のメモリのプログラミング方法。
  29. 前記メモリ層は、
    前記半導体層のソース電極及びドレイン電極間の側面に形成される第３の絶縁層と、
    前記第３の絶縁層の上面と前記第２の絶縁層の側面及び上面に蒸着される電子蓄積層と、
    前記電子蓄積層の上面に形成される第４の絶縁層と、を備えることを特徴とする請求項２６に記載のメモリのプログラミング方法。
  30. 前記第１及び第２の絶縁層は、シリコンオキシドよりなることを特徴とする請求項２６に記載のメモリのプログラミング方法。
  31. 前記第３及び第４の絶縁層は、シリコンオキシドよりなることを特徴とする請求項２９に記載のメモリのプログラミング方法。
  32. 前記電子蓄積層は、シリコンナイトライドよりなることを特徴とする請求項２６または２９に記載のメモリのプログラミング方法。
  33. 前記半導体層の上面に前記ソース電極及び前記ドレイン電極と各々電気的に接触するように形成されるＷ−コンタクトを備えることを特徴とする請求項２６に記載のメモリのプログラミング方法。
  34. 前記Ｗ−コンタクトの上面に形成されて外部電源と電気的に接続されるパッド電極を備えることを特徴とする請求項３３に記載のメモリのプログラミング方法。
  35. 前記半導体層は、第１の方向に延びる第１の層と、前記第１の層の上部及び下部に前記第１の方向に直交する第２の方向に延びる第２の層とよりなる形状であることを特徴とする請求項２６に記載のメモリのプログラミング方法。
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