KR100997350B1 - 실리콘 카바이드 기반의 비정질 실리콘 박막 트랜지스터를 구비한 적층형 비휘발성 메모리 및 그 제조 방법 - Google Patents

실리콘 카바이드 기반의 비정질 실리콘 박막 트랜지스터를 구비한 적층형 비휘발성 메모리 및 그 제조 방법 Download PDF

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Abstract

적층형 비휘발성 메모리 디바이스는 수직으로 적층된 비정질 실리콘 기반의 박막 트랜지스터들을 사용한다 - 트랜지스터들 또는 셀들의 각각의 층은 탄소 농도에 따라 탄소 리치 실리콘 막 또는 실리콘 카바이드 막을 형성하기 위해 미리 결정된 탄소 농도를 갖는 성막된 a-Si 채널 영역층으로부터 형성됨 - . 유전체 스택은 채널 영역층 위에 형성된다. 일 실시예에서, 유전체 스택은 ONO 구조이다. 제어 게이트는 유전체 스택 위에 형성된다. 이 구조는 적층형 구조를 형성하기 위해 수적으로 반복된다. 일 실시예에서, 채널 영역층의 탄소 함량은 각각의 후속하여 형성되는 층에 대해 감소한다.
적층형 메모리 디바이스, 메모리 시스템, 메모리 모듈, 실리콘 카바이드, 탄소

Description

실리콘 카바이드 기반의 비정질 실리콘 박막 트랜지스터를 구비한 적층형 비휘발성 메모리 및 그 제조 방법{STACKED NON-VOLATILE MEMORY WITH SILICON CARBIDE-BASED AMORPHOUS SILICON THIN FILM TRANSISTORS AND MANUFACTURING METHOD THEREOF}
본 발명은 일반적으로 메모리 디바이스들에 관한 것으로 특히 비휘발성 메모리 디바이스 아키텍쳐(architecture)에 관한 것이다.
메모리 디바이스들은 일반적으로 컴퓨터들 또는 그외의 전자 디바이스들의 내부의, 반도체, 집적 회로들로서 제공된다. RAM(random-access memory), ROM(read only memory), DRAM(dynamic random access memory), SDRAM(synchronous dynamic random access memory), 및 플래시 메모리를 포함하는 다수의 상이한 유형들의 메모리가 존재한다.
플래시 메모리 디바이스들은 광범위한 전자 애플리케이션(application)들에 대한 비휘발성 메모리의 대중적인 소스(source)로 개발되어 왔다. 플래시 메모리 디바이스들은 일반적으로 높은 메모리 집적도, 높은 신뢰성, 및 낮은 전력 소모를 가능하게 하는 하나의 트랜지스터 메모리 셀을 사용한다. 플래시 메모리는 개인용 컴퓨터들, PDAs(personal digital assistants), 디지털 카메라들, 및 휴대폰들(cellular telephones)에 일반적으로 사용된다. BIOS(basic input/output system)와 같은 시스템 데이터 및 프로그램 코드는 개인용 컴퓨터 시스템들에서 사용하기 위해 플래시 메모리 디바이스들에 일반적으로 저장된다.
컴퓨터 시스템들의 성능이 증가함에 따라 플래시 메모리 디바이스들의 성능은 증가될 필요가 있다. 예를 들어, 저전압으로 더 빨리 삭제되고 더 긴 유지 시간을 가질 수 있는 플래시 메모리 트랜지스터는 시스템 성능을 향상시킬 수 있다.
비정질 실리콘(amorphous silicon)(a-Si) 기반의 박막 트랜지스터(TFT)는 트랜지스터의 성능을 향상시키는데 사용되어 왔다. 그러나, 이러한 트랜지스터들은 디바이스 특성들에서 바람직하지 않은 단채널 효과(short channel effect)들 및 임의성(randomness)을 갖는다. 이것은 주로 TFT 디바이스들에 존재하는 그레인(grain) 경계들 및 폴리실리콘(polysilicon) 그레인 크기의 임의성 때문이다. 예를 들어, 75nm 아래의 피쳐(feature) 크기들에서, 이것은 디바이스 특성들의 매우 큰 변화를 일으켜 대량 제조를 위한 적층형 셀 접근법을 매우 어렵게 한다.
실리콘 카바이드(silicon carbide)(SiC) 기판들은 실리콘보다 더 높은 밴드갭(bandgap)으로 인해 전력 디바이스들에 사용되어 왔다. SiC 기판들과 같은 넓은 밴드갭 물질은 매우 낮은 진성 캐리어 농도(intrinsic carrier concentration) 를 가지며 열 발생은 진성 캐리어 농도에 따라 직접 스케일(scale)된다. 따라서, SiC 기판 디바이스들에서 접합 누설 전류들은 매우 작다.
그러나, SiC 기판들에는 다수의 문제점들이 존재한다. 예를 들어, 높은 품질과 낮은 비용을 갖는 4인치를 초과하는 크기의 웨이퍼들은 구현하기 어렵다. 또한, 결함 밀도들은 수용할 수 없고 기판들은 고속 스위칭에 대하여 불량한 캐리어 이동도를 갖는다.
전술된 이유들 및 본 명세서를 읽고 이해함으로써 본 기술 분야의 당업자들에게 명확하게 이해될, 이하에 기술된 그외의 이유들로 인해, 심각한 스케일링 이슈(scaling issue)들을 갖지 않는 고성능 플래시 메모리 트랜지스터를 위한 필요성이 본 기술분야에 존재한다.
요약
비휘발성 메모리 성능에서의 전술된 문제점들 및 그외의 문제점들이 본 발명에서 다루어지고 이하의 명세서를 읽고 학습함으로써 이해될 것이다.
본 발명은 기판 위에 수직으로 적층된 적층형 박막 메모리 셀들의 복수의 층들을 포함하는 메모리 어레이를 갖는 적층형 비휘발성 박막 메모리 디바이스를 포함한다. 각각의 메모리 셀은 기판 위에 형성된 절연층을 포함한다. 채널 영역층은 절연층 위에 형성된다. 채널 영역층은 미리 결정된 탄소 농도를 갖는 비정질 실리콘 층으로 구성된다. 유전체 스택(stack)은 채널 영역층 위에 형성된다. 제어 게이트(gate)는 유전체 스택 위에 형성된다.
본 발명의 추가의 실시예들은 다양한 범주의 장치 및 방법들을 포함한다.
도 1은 본 발명의 메모리 디바이스의 제조를 위한 방법에서 하나 이상의 단계들의 일 실시예의 횡단면도를 도시한다.
도 2는 본 발명의 메모리 디바이스의 제조를 위한 방법에서 하나 이상의 단계들의 일 실시예의 횡단면도를 도시한다.
도 3은 본 발명의 메모리 디바이스의 제조를 위한 방법에서 하나 이상의 단계들의 일 실시예의 횡단면도를 도시한다.
도 4는 본 발명의 3차원 트랜지스터의 일 실시예의 횡단면도를 도시한다.
도 5는 본 발명의 FinFET 실시예의 투시도를 도시한다.
도 6은 도 5의 실시예의 횡단면도를 도시한다.
도 7은 본 발명의 전자 메모리 시스템의 블록도를 도시한다.
도 8은 본 발명의 메모리 모듈의 일 실시예의 블록도를 도시한다.
이하 바람직한 실시예들의 상세한 설명에서, 본 명세서의 일부를 형성하고, 본 발명이 구현될 수 있는 특정한 바람직한 실시예들의 예시를 통해 도시되는 첨부 도면들이 참조된다. 이러한 실시예들은 본 기술 분야의 당업자들이 본 발명을 구현하도록 충분히 상세하게 기술되고, 그외의 실시예들이 사용될 수 있고, 논리적, 기계적 및 전기적 변경들이 본 발명의 정신 및 범주를 벗어나지 않고 만들어질 수 있다는 것이 이해될 것이다. 이전 및 이하의 설명에 사용된 웨이퍼 및 기판이라는 용어들은 임의의 베이스(base) 반도체 구조를 포함한다. 그 용어들은 벌크(bulk) 실리콘, SOS(silicon-on-sapphire) 기술, SOI(silicon-on-insulator) 기술, 실리콘-온-낫싱(silion-on-nothing), TFT(thin film transistor) 기술, 도핑(doped) 및 비도핑(undoped) 반도체들, 베이스 반도체에 의해 지지되는 실리콘의 에피텍셜(epitaxial) 층들뿐만 아니라, 본 기술 분야의 당업자들에게 잘 알려진 그외의 반도체 구조들을 포함하는 것으로서 이해될 것이다. 또한, 이하의 설명에서 웨이 퍼 또는 기판을 참조하는 경우, 이전 프로세스 단계들은 베이스 반도체 구조에서 영역들/접합들을 형성하는데 사용될 수 있다. 따라서, 이하의 상세한 설명에서, 본 발명의 범주는 한정적인 관점에서 취해지지 않으며, 본 발명의 청구범위 및 그 등가물들에 의해서만 정의된다.
도 1은 본 발명의 메모리 디바이스를 제조하기 위한 하나 이상의 단계들의 일 실시예의 횡단면도를 도시한다. 기판 분리, 웰 임플랜트(well implant), 및, 필요한 경우, 임계 전압 조정을 위해 표준 CMOS 프로세스가 기판(100)에 행해진다. 모든 주변부 로직 디바이스들은 바람직하게는 초기 실리콘 기판(벌크 또는 SOI)에 형성된다.
일 실시예에서, 기판(100)은 P형 영역들을 갖는 n웰을 구비한 p형 기판이다. 대체(alternate) 실시예들은 그외의 도전성 유형들을 사용할 수 있다.
주변부 영역들은 커버되고 하드 마스크 및 리소그래피 단계들이 메모리 어레이를 개방하는데 사용된다. 절연층(102)은 기판/웰(100) 위에 형성된다. 일 실시예에서, 이것은 산화물 층(102)이다. 대체 실시예들은 절연층(102)에 대하여 그외의 절연성 물질을 사용할 수 있다.
실리콘 카바이드(SiC) 및/또는 탄소 리치(carbon rich) 비정질 실리콘(a-Si) 층(103)은 절연층(102) 위에 형성된다. 이 막(103)은 본 발명의 메모리 트랜지스터들의 채널 영역을 형성한다. 막(103)의 탄소 농도는 Si:C 성장 온도를 제어함으로써 조절된다. 대체 실시예에서, 채널 영역을 형성하기 위해 SiC 박막은 직접 성막에 의해 형성된다. 또 다른 실시예에서, Si:C는 a-Si 성막 후에 형성된다.
또 다른 대체 실시예에서, Si:C는 성막 후에 실리콘-게르마늄(silicon-germanium)(SiGe) 위에 형성된다. 본 실시예의 하나의 버전(version)에서, 캐리어 이동도를 최적화하기 위해 SiGe의 몰분율(mole fraction)은 Si:C 함량과 함께 조절된다.
또 다른 실시예에서, Si:C 박막은 수소화(hydrogenated) a-Si(a-Si:H) 위에 형성된다. 다른 실시예는 중수소화(deuteuritated) a-Si(a-Si:D) 및/또는 불소화(fluorinated) a-Si(a-Si:F) 위에 Si:C 박막을 형성한다.
일 실시예에서, 선택적인 얇은 a-Si 캡(cap) 층(도시되지 않음)은 SiC 층(103) 위에 성막된다. a-Si 캡 층은 게이트 산화를 위한 시드(seed)로서 역할할 수 있다. 다른 실시예에서, 이 층은 ALD(atomic layer deposition) 프로세스에 의해 형성되는 산화물 층이 될 수 있다.
도 2는 본 발명의 추가의 제조 단계들을 도시한다. 이 도면은 각각의 트랜지스터에 대하여 ONO(oxide-nitride-oxide) 유전체 스택(200)이 SiC 채널 영역층(103) 위에 형성되는 것을 도시한다. ONO 유전체 스택(200)은 통상적인 SONOS 메모리 셀들을 위해 형성된다. ONO 유전체 스택(200)의 질화물 층은 전하 저장층 또는 플로팅(floating) 게이트이다.
대체 실시예들은 원하는 셀 특성들에 따라 그외의 유전체 스택들을 사용할 수 있다. 예를 들어, Al2O3, HfO2, LaO3, LaAlO3, 및 그외의 적절한 고 유전상수(high-k) 물질들은 질화물 막을 대체할 수 있다. 다른 실시예에서, 유전체 스택 은 "크레스트 배리어(crested barrier)" 구조를 형성하는, 구배된 화학양론(graded stoichiometry)을 가질 수 있다.
제어 게이트(205)는 ONO 스택(200) 위에 형성된다. 게이트(205)는 폴리실리콘, 금속, 또는 소정의 그외의 적절한 게이트 물질이 될 수 있다. 일 실시예에서, 게이트(205)는 p+ 폴리(poly)이다. 대체 실시예들은 n+ 폴리를 사용할 수 있다. 금속 게이트(205)는 TiN, TaN 또는 소정의 그외의 적절한 금속과 같은 금속들을 포함할 수 있다.
스페이서(spacer)들(201, 202)은 트랜지스터 스택(200, 205)에 인접하여 형성된다. 일 실시예에서, 스페이서들(201, 202)은 산화물이다. 대체 실시예들은 그외의 물질들을 사용할 수 있다.
소스 및 드레인 영역들(210, 211)은 채널 영역층(103)에 형성된다. 일 실시예에서, 이 영역들은 SiC 층(103)에서 n+ 도핑 영역들이다. 대체 실시예는 p+ 영역들을 사용할 수 있다. 소스/드레인 영역들(210, 211)은 통상적인 임플랜트들, 고체 소스 확산, 플라즈마 도핑 방식(scheme)들, 또는 소정의 그외의 적절한 방법에 의해 형성될 수 있다. 다른 실시예에서, 소스/드레인 영역들(210, 211)은 쇼트키 배리어(Schottky barrier)들을 통한 게이트 유도 터널링(gate-induced tunneling)을 사용하여 형성된다. 그러한 디바이스들에서, 캐리어 주입(carrier injection)은 완전히 공핍된 소스 확장 영역 내의 쇼트키 배리어 폭의 조절에 의해 제어된다.
대체 실시예에서, 소스/드레인 영역 임플랜트들은 낮은 쇼트키 배리어 콘택 트들을 형성하도록 적절한 일함수(work function)를 갖는 실리사이드(silicide)들 및/또는 금속들을 사용하여 Si:C 박막에 소스/드레인 콘택트들을 형성함으로써 제거된다.
각각의 소스/드레인 영역(210, 211)의 기능은 트랜지스터의 바이어스(biasin g)에 의해 판정된다. 예를 들어, 제1 영역(210)은 양의 전압으로 바이어스되는 경우 드레인 영역(210)과 유사하게 동작할 수 있고 나머지 영역(211)은 접지 전위(ground potential) 또는 플로팅(floating)이 되는 경우 소스 영역이다. 대체 실시예는 기능들이 역으로 되도록 이 영역들(210, 211)을 바이어스할 수 있다. 트랜지스터 동작 중에, 채널은 소스/드레인 영역들(210, 211) 사이의 채널 영역층(103)에 형성된다.
금속 성막 및 패턴 단계들은 소스/드레인 영역들(210, 211)에 대하여 쇼트키 콘택트들을 형성하는데 사용될 수 있다. 예를 들어, 콘택트들이 복수의 트랜지스터 스택의 상층에 형성되고 콘택트가 외부 접속들 및/또는 집적 회로의 그외의 회로들과 인터페이스하는 것을 필요로 하는 경우, 콘택트들은 이러한 영역들(210, 211)을 액세스하는데 사용될 수 있다.
도 3은 본 발명의 적층형 비휘발성 메모리 셀들의 제조 단계들의 다른 세트를 도시한다. 산화물 또는 그외의 스페이서 물질(300)이 도 2로부터 방금 완성된 트랜지스터 위에 형성된다. 다음으로, 산화물 또는 그외의 절연층(316)이 이 위에 형성되고 다수의 트랜지스터 스택들에 대하여 원하는 대로 전술된 프로세스가 반복된다.
도시된 실시예는 도 2의 트랜지스터 위에 제2 트랜지스터(301)를 형성하는 단계를 포함한다. 제2 트랜지스터 스택은 산화물 층(316) 위에 탄소 리치 실리콘 층(315) 또는 SiC로 구성된다. 소스/드레인 영역들(320, 321)은 SiC 채널 영역층(315)에 형성된다. ONO 층(310) 및 제어 게이트(311)를 포함하는 트랜지스터 스택(303)이 채널 영역층(315) 위에 형성되고, 스페이서 물질(312, 313)은 트랜지스터 스택(303)의 양 측면 중 어느 한쪽에 형성된다.
일 실시예에서, 각각의 후속하여 형성되는 트랜지스터 층에서 탄소 농도는 감소한다. 다시 말하면, 최하부 트랜지스터 층(330)은 가장 큰 열 예산(thermal budget)를 가질 것이다. 따라서, 최하부 층(330)은 가장 큰 탄소 함량을 가질 것이다. 트랜지스터들(301)의 다음 층은 열처리를 다소 덜 경험할 것이고, 따라서, 보다 아래의 층보다 탄소 농도가 적을 것이다. 탄소 함량의 감소는 각각의 후속하여 형성되는 트랜지스터 층에 대하여 계속된다. 탄소 함량은 Si:C 성장 중에 격자간(interstitial) 탄소 농도를 변화시킴으로써 맞춰질 수 있다. 그러한 실시예는 약간의 이동도 감소를 희생하여 우수한 단채널 효과들을 갖는 제1 채널 층을 제공한다.
전술된 적층형 메모리 트랜지스터들의 일 실시예는 SiC 층(103)에 4H-SiC를 사용한다. 4H-SiC는 3.26eV의 밴드갭 에너지, 300K에서 3.0-3.8W/cmK의 열 도전성 및 2.2×106V/cm의 항복 전계(breakdown electric field)를 갖는다. 다른 실시예는 3.03eV의 밴드갭 에너지, 300K에서 3.0-3.8W/cmK의 열 도전성 및 2.4×106V/cm의 항 복 전계를 갖는 6H-SiC를 사용한다. 이러한 특성들은 SiC가 매우 낮은 누설, 고온 동작 특성, 높은 전계 유지, 및 우수한 열 방출로 인해 실리콘과 비교하여 우수한 물질임을 명확하게 한다.
도 4는 본 발명의 박막 채널 영역층에 따른 3차원 트랜지스터의 일 실시예의 횡단면도를 도시한다. 트랜지스터는 기판 위의 a-Si 층(400)에 제조된다. 소스/드레인 영역들(403, 404) 사이의 채널 영역(420)은 탄소 리치 실리콘(Si:C)의 박막에 형성되는 U자 형태의 영역(420)이다. 대체 실시예에서, SiC는 채널 영역층(401)으로 사용될 수 있다.
ONO 유전체 스택(410)은 U자 형태의 영역을 채운다. 폴리 또는 금속 게이트(411)는 ONO 유전체 위에 형성된다. 이전의 실시예들에서와 같이, ONO 스택(410)의 질화물 층은 플로팅 게이트 또는 전하 저장 층으로서 역할한다.
도 4의 실시예의 제조는 그러한 비평면(non-planar) 트랜지스터들의 트랜지스터 스택을 형성하기 위해 여러번 반복될 수 있다. 이 프로세스는 이전에 논의되어 왔다. 이전에 기술된 물질 및 제조에서 다양한 대체 실시예들은 또한 이러한 비평면 트랜지스터들에 채용될 수 있다.
도 6은 본 발명의 다른 비평면 실시예를 도시한다. 본 실시예는 본 발명의 SiC/Si:C 박막 채널 영역층을 채용한 FinFET 메모리 셀이다.
FinFET 실시예는, 일 실시예에서, 실리콘으로 구성되는 기판(500)으로 구성된다. 두개의 소스/드레인 영역들(501, 502)은 기판(500) 위에 3차원 방식으로 형성된다. 실리콘 "핀(fin)"(503)은 소스/드레인 영역들(501, 502) 사이에 형성된 다. 게이트(504)는 실리콘 "핀"(503) 위에 형성된다. 게이트는 폴리 또는 금속 게이트가 될 수 있다. 게이트는 명확성을 위해 점선으로 도시된다.
"핀"(503)은 본 발명의 Si:C/SiC 채널 영역을 포함한다. "핀"(503)의 구조는 도 6에 도시되고 후속하여 기술된다. 비정질 실리콘에 추가된 탄소의 비율은 수직으로 적층된 FinFET 메모리 셀들의 각각의 후속하여 형성되는 층에 대하여 감소한다.
도 5의 FinFET은 이중(double) 또는 삼중(triple) 게이트 트랜지스터이다. 게이트(504)와 "핀" 사이의 게이트 산화물(도 6의 601)이 상부보다 "핀"의 측벽들에서 더 큰 경우, 트랜지스터는 이중 게이트이다. 게이트 산화물이 세개의 모든 표면들에서 동일한 두께인 경우, 트랜지스터는 삼중 게이트 구조이다.
도 6은, 축 A-A'을 따른, 도 5의 FinFET 실시예의 횡단면도를 도시한다. 이 도면은 도 5의 3차원 도면에 도시된 바와 같이 채널 영역(610), ONO 층(611), 및 Si:C 또는 SiC 박막 층(503)이 형성되는 기판(500)을 도시한다.
이 도면은 추가로 "핀" 위에 형성되는 게이트 산화물 층(601)을 도시한다. 삼중 게이트 구조의 경우와 같이, 도 6이 각각의 표면에 대해 동일한 두께인 본 층(601)을 도시하지만, 대체 실시예들은 전술된 바와 같이 두께를 변경할 수 있다. 예를 들어, 이중 게이트 디바이스에 있어서, "핀"의 상면은 측벽들과 같은 두께가 아닐 것이다.
게이트(504)는 게이트 산화물 층(601) 위에 형성된다. 게이트(504)는 폴리실리콘, 금속, 또는 소정의 그외의 적절한 게이트 물질로 구성될 수 있다.
도 5 및 도 6의 실시예의 제조는, 도 3의 실시예에 도시된 바와 같이, 그러한 비평면 트랜지스터들의 3차원 트랜지스터 스택을 형성하기 위해 여러번 반복될 수 있다. 이 프로세스는 이전에 논의되어 왔다. 전술된 물질들 및 제조의 다양한 대체 실시예들은 또한 이러한 비평면 트랜지스터들에 채용될 수 있다.
도 7은 본 발명의 적층형 비휘발성 메모리 셀들을 포함할 수 있는 메모리 디바이스(700)의 기능적 블록도를 도시한다. 메모리 디바이스(700)는 프로세서(710)에 연결된다. 프로세서(710)는 마이크로프로세서 또는 소정의 그외의 유형의 제어 회로가 될 수 있다. 메모리 디바이스(700) 및 프로세서(710)는 전자 메모리 시스템(720)의 일부분을 형성한다. 메모리 디바이스(700)는 본 발명의 이해에 유용한 메모리의 피쳐들에 초점을 맞추어 간략화되었다.
메모리 디바이스는 플로팅 게이트 플래시 메모리 셀들이 될 수 있는 비휘발성 메모리 셀들의 어레이(730)를 포함한다. 메모리 어레이(730)는 로우(row) 및 컬럼(column)의 뱅크들로 구성된다. 메모리 셀들의 각각의 로우의 제어 게이트들은 워드 라인에 연결되는 한편 메모리 셀들의 드레인 영역들은 비트 라인들에 연결된다. 메모리 셀들의 소스 영역들은 소스 라인들에 연결된다. 본 기술 분야의 당업자들에게 잘 알려진 바와 같이, 비트 라인들 및 소스 라인들에 대한 셀들의 연결은 어레이가 NAND 아키텍쳐, NOR 아키텍쳐, AND 아키텍쳐 또는 소정의 그외의 메모리 어레이 아키텍쳐인지에 의존한다. 본 발명의 적층형 비휘발성 메모리 셀들은 임의의 메모리 어레이 아키텍쳐에서 동작할 수 있다.
어드레스 버퍼 회로(740)는 어드레스 입력 접속들(A0-Ax)(742)에 제공되는 어드레스 신호들을 래치하도록 제공된다. 어드레스 신호들은 수신되고 메모리 어레이(730)를 액세스하기 위해 로우 디코더(744) 및 컬럼 디코더(746)에 의해 디코드된다. 어드레스 입력 접속들의 갯수는 메모리 어레이(730)의 집적도 및 아키텍쳐에 의존한다는 것이, 본 설명의 이점과 함께, 본 기술 분야의 당업자들에게 이해될 것이다. 즉, 어드레스들의 갯수는 증가된 메모리 셀의 갯수들 및 증가된 뱅크 및 블록의 갯수들 모두와 함께 증가한다.
메모리 집적 회로(700)는 감지/버퍼 회로(750)를 사용하여 메모리 어레이 컬럼들의 전압 변화 또는 전류 변화를 감지함으로써 메모리 어레이(730)의 데이터를 판독한다. 일 실시예에서, 감지/버퍼 회로는 메모리 어레이(730)로부터의 로우 데이터를 판독하고 래치하도록 연결된다. 데이터 입력 및 출력 버퍼 회로(760)는 복수의 데이터 접속들(762)을 통한 제어기(710)와의 양방향 데이터 통신을 위해 포함된다. 기입 회로(755)는 메모리 어레이에 데이터를 기입하도록 제공된다.
제어 회로(770)는 프로세서(710)로부터 제어 접속들(772)에 제공되는 신호들을 디코드한다. 이 신호들은, 데이터 판독, 데이터 기입, 및 소거 동작들을 포함하는, 메모리 어레이(730)에 대한 동작들을 제어하는데 사용된다. 제어 회로(770)는 상태 머신(state machine), 시퀀서(sequencer), 또는 소정의 그외의 유형의 제어기가 될 수 있다.
도 7에 도시된 비휘발성 메모리 디바이스는 메모리의 피쳐들의 기본적인 이해를 용이하게 하도록 간략화되었다. 플래시 메모리들의 기능들 및 내부 회로에 대한 보다 상세한 이해는 본 기술분야의 당업자들에게 알려져 있다.
도 8은 예시적인 메모리 모듈(800)의 도면이다. 메모리 모듈(800)은 메모리 카드로서 도시되지만, 메모리 모듈(800)을 참조하여 기술된 개념들이 착탈가능한 또는 휴대가능한 메모리, 예를 들어, USB 플래시 드라이브들의 그외의 유형들에 적용가능하며, 본 명세서에 사용된 "메모리 모듈"의 범주 내에 존재하도록 의도된다. 또한, 폼 팩터(form factor)의 일례가 도 8에 도시되어 있지만, 이러한 개념들은 그외의 폼 팩터들에도 적용가능하다.
일부의 실시예들에서, 메모리 모듈(800)은 하나 이상의 메모리 디바이스들(810)을 내장하는 하우징(805)(묘사된 바와 같이)을 포함할 것이지만, 그러한 하우징은 모든 디바이스들 또는 디바이스 애플리케이션들에 필수적이지 않다. 적어도 하나의 메모리 디바이스(810)는 비휘발성 메모리[본 발명의 요소들을 포함하거나 또는 실행하도록 구성됨]이다. 기술된 바와 같이, 호스트 디바이스와의 통신을 위해 하우징(805)은 하나 이상의 콘택트들(815)을 포함한다. 호스트 디바이스들의 예시들은 디지털 카메라들, 디지털 기록 및 재생(playback) 디바이스들, PDA들, 개인용 컴퓨터들, 메모리 카드 판독기들, 인터페이스 허브(hub)들 등을 포함한다. 일부의 실시예들에 있어서, 콘택트들(815)은 표준화된 인터페이스의 형태가 된다. 예를 들어, USB 플래시 드라이브의 경우, 콘택트들(815)은 USB A형 수형 커넥터(male connector)의 형태가 될 수 있다. 일부의 실시예들에 있어서, 콘택트들(815)은, SANDISK Corporation에 의해 허가된 COMPACTFLASH 메모리 카드들, SONY Corporation에 의해 허가된 MEMORYSTICK 메모리 카드들, TOSHIBA Corporation에 의해 허가된 SD SECURE DIGITAL 메모리 카드들 등에서 찾을 수 있는 바와 같이, 반독 점(semi-proprietary) 인터페이스의 형태가 된다. 그러나, 일반적으로, 콘택트들(815)은 메모리 모듈(800) 및 콘택트들(815)에 대한 호환성 수용기(receptor)들을 갖는 호스트 사이에 제어 신호, 어드레스 신호 및/또는 데이터 신호를 전달시키기 위한 인터페이스를 제공한다.
메모리 모듈(800)은 하나 이상의 집적 회로들 및/또는 개별 컴포넌트들이 될 수 있는 추가의 회로(820)를 선택적으로 포함할 수 있다. 일부의 실시예들에 있어서, 추가의 회로(820)는 복수의 메모리 디바이스들(810)에 걸쳐 액세스를 제어하기 위한 및/또는 외부 호스트와 메모리 디바이스(810)에 걸쳐 변환 층을 제공하기 위한 메모리 제어기를 포함할 수 있다. 예를 들어, 콘택트들(815)의 갯수와 하나 이상의 메모리 디바이스들(810)에 대한 I/O 접속들의 갯수 사이에 일대일 대응이 존재하지 않을 수 있다. 따라서, 메모리 제어기는 적절한 시간에 적절한 I/O 접속에서 적절한 신호를 수신하기 위해 또는 적절한 시간에 적절한 콘택트(815)에 적절한 신호를 제공하기 위해 메모리 디바이스(810)의 I/O 접속(도 8에 도시되지 않음)을 선택적으로 연결할 수 있다. 마찬가지로, 호스트와 메모리 모듈(800) 사이의 통신 프로토콜은 메모리 디바이스(810)의 액세스를 위해 필요한 것과 상이할 수 있다. 다음으로, 메모리 제어기는 호스트로부터 수신된 명령 시퀀스(sequence)들을 적절한 명령 시퀀스들로 변환하여 메모리 디바이스(810)에 대하여 원하는 액세스를 획득할 수 있다. 그 변환은 명령 시퀀스들에 추가하여 신호 전압 레벨들의 변경들을 더 포함할 수 있다.
추가의 회로(820)는 ASIC(application specific integrated circuit)에 의하 여 실행될 수 있는 로직 기능들과 같은 메모리 디바이스(810)의 제어와 관계없는 기능을 더 포함할 수 있다. 또한, 추가의 회로(820)는 메모리 모듈(800)에 대한 판독 또는 기입 액세스를 제한하는, 암호 보호, 생체 인증(biometrics) 등의 회로를 포함할 수 있다. 추가의 회로(820)는 메모리 모듈(800)의 상태를 표시하는 회로를 포함할 수 있다. 예를 들어, 추가의 회로(820)는 전원이 메모리 모듈(800)에 제공되고 있는지의 여부 및 메모리 모듈(800)이 현재 액세스되고 있는지의 여부를 판정하고, 그 상태의 표시를, 전원이 공급되는 경우에는 연속된 광(solid light)으로 디스플레이하고, 액세스되고 있는 경우에는 플래싱 광(flashing light)으로 디스플레이하는 기능을 포함할 수 있다. 추가의 회로(820)는 메모리 모듈(800) 내의 전원 요구조건을 조정하는 것을 돕는 디커플링 캐패시터(decoupling capacitor)들과 같은 수동 디바이스들을 더 포함할 수 있다.
결론
요컨대, 본 발명의 비휘발성 메모리 트랜지스터들은 실리콘 카바이드 또는 탄소 리치 실리콘 채널 박막 위에 제조된다. 이것은 터널 배리어를 감소시키고 저전압 및 저전계를 이용한 용이한 소거를 제공한다. 본 발명의 셀들은 메모리 디바이스의 집적도를 매우 증가시키기 위해 적층가능하다.
본 발명의 비휘발성 메모리 셀들은 NAND형 셀들, NOR형 셀들, 또는 임의의 그외의 유형의 비휘발성 메모리 어레이 아키텍쳐가 될 수 있다.
본 명세서에 특정한 실시예들이 도시되고 기술되었지만, 동일한 목적을 달성하도록 산출되는 임의의 구성은 도시된 특정한 실시예들을 대체할 수 있다는 점이 본 기술 분야의 당업자들에게 이해될 것이다. 본 발명의 다수의 개작물은 본 기술 분야의 당업자들에게 분명하게 될 것이다. 따라서, 본 발명은 본 발명의 임의의 개작물들 또는 변형물들을 커버하도록 의도된다. 본 발명은 이하의 청구범위 및 그의 등가물에 의해서만 한정되도록 명백하게 의도된다.

Claims (48)

  1. 적층형 비휘발성 박막 메모리 디바이스로서,
    기판 상에 수직으로 적층된 복수의 박막 메모리 셀들
    을 포함하고,
    각각의 메모리 셀은,
    상기 기판 상에 상기 기판과 접촉하여 형성되는 절연층;
    상기 절연층 상에 상기 절연층과 접촉하여 형성되는 채널 영역층 - 상기 채널 영역층은 미리 결정된 탄소 농도를 갖는 비정질(amorphous) 실리콘 층, 상기 채널 영역층에 형성된 소스(source)/드레인(drain) 영역들의 쌍을 포함함 - ;
    상기 소스/드레인 영역들의 쌍 사이에서 상기 채널 영역층 상에 상기 채널 영역층과 접촉하여 형성되는 유전체 스택(stack) - 상기 유전체 스택은 전하 저장층으로 구성됨 -; 및
    상기 유전체 스택 상에 상기 유전체 스택과 접촉하여 형성되는 제어 게이트
    를 포함하며,
    메모리 셀들의 층이 상기 기판으로부터 더 멀어질수록, 각각의 메모리 셀의 비정질 실리콘 층에 포함된 상기 탄소 농도가 감소하는 적층형 비휘발성 박막 메모리 디바이스.
  2. 제1항에 있어서,
    상기 제어 게이트는 폴리실리콘(polysilicon) 또는 금속 중 하나로 구성되는 적층형 비휘발성 박막 메모리 디바이스.
  3. 제2항에 있어서,
    상기 금속은 TiN 또는 TaN 중 하나인 적층형 비휘발성 박막 메모리 디바이스.
  4. 제1항에 있어서,
    상기 절연층은 산화물 층인 적층형 비휘발성 박막 메모리 디바이스.
  5. 제1항에 있어서,
    상기 미리 결정된 탄소 농도는 상기 비정질 실리콘 층이 실리콘 카바이드(carbide) 층이 되도록 존재하는 적층형 비휘발성 박막 메모리 디바이스.
  6. 삭제
  7. 기판 위에 수직으로 적층된 박막 메모리 셀들의 복수의 층들을 포함하는 비휘발성 메모리 디바이스를 제조하기 위한 방법으로서,
    각각의 층을 제조하기 위한 방법은,
    상기 기판 상에 절연층을 형성하는 단계;
    상기 절연층 상에 상기 절연층과 접촉하여 비정질 실리콘 막을 형성하는 단계;
    탄소 리치(carbon rich) 실리콘 막을 형성하기 위해 상기 비정질 실리콘 막의 탄소 함량을 증가시키는 단계;
    상기 비정질 실리콘 막 상에 상기 비정질 실리콘 막과 접촉하여 유전체 스택을 형성하는 단계;
    상기 비정질 실리콘 막에 소스/드레인 영역들의 쌍을 형성하는 단계; 및
    상기 유전체 스택 상에 상기 유전체 스택과 접촉하여 제어 게이트를 형성하는 단계
    를 포함하고,
    메모리 셀들의 층이 상기 기판으로부터 더 멀어질수록, 각각의 메모리 셀의 비정질 실리콘 막의 상기 탄소 함량이 감소하는 비휘발성 메모리 디바이스 제조 방법
  8. 제7항에 있어서,
    상기 유전체 스택을 형성하는 단계는 산화물-질화물-산화물 층 또는 산화물-하이 k(high-k) 유전체-산화물 층 중 하나를 형성하는 단계를 포함하는 비휘발성 메모리 디바이스 제조 방법.
  9. 제8항에 있어서,
    상기 하이 k 유전체는 Al2O3, HfO2, LaO3, 또는 LaAlO3 중 하나를 포함하는 비휘발성 메모리 디바이스 제조 방법.
  10. 제7항에 있어서,
    상기 유전체 스택의 대향하는(opposing) 측면들 상에 스페이서(spacer)들을 형성하는 단계를 더 포함하는 비휘발성 메모리 디바이스 제조 방법.
  11. 제7항에 있어서,
    상기 탄소 함량을 증가시키는 단계는, Si:C 성장 온도를 제어함으로써 탄소 농도를 조절하는 단계를 포함하는 비휘발성 메모리 디바이스 제조 방법.
  12. 제7항에 있어서,
    상기 탄소 리치 실리콘 막과 상기 유전체 스택 사이에 비정질 실리콘 캡(cap) 층을 형성하는 단계를 더 포함하는 비휘발성 메모리 디바이스 제조 방법.
  13. 삭제
  14. 제7항에 있어서,
    상기 소스/드레인 영역들은 상기 탄소 리치 막에 형성되는 비휘발성 메모리 디바이스 제조 방법.
  15. 제7항에 있어서,
    쇼트키 배리어(Schottky barrier)들을 통한 게이트-유도 터널링(gate-induced tunneling)에 의해 상기 탄소 리치 실리콘 막에 소스/드레인 콘택트들을 형성하는 단계를 더 포함하는 비휘발성 메모리 디바이스 제조 방법.
  16. 제7항에 있어서,
    상기 유전체 스택은 구배된 화학양론(graded stoichiometry)으로 구성되는 비휘발성 메모리 디바이스 제조 방법.
  17. 제7항에 있어서,
    박막 메모리 셀들의 각각의 층 사이에 산화물 층을 형성하는 단계를 더 포함하는 비휘발성 메모리 디바이스 제조 방법.
  18. 제7항에 있어서,
    상기 탄소 리치 실리콘 막은 채널 영역을 포함하고 상기 채널 영역은 U자 형태인 비휘발성 메모리 디바이스 제조 방법.
  19. 제7항에 있어서,
    상기 비휘발성 메모리 디바이스들은 기판 위에 수직으로 적층된 복수의 박막 FinFET 메모리 셀들로서 형성되는 비휘발성 메모리 디바이스 제조 방법.
  20. 제19항에 있어서,
    상기 FinFET 셀들의 각각의 제어 게이트는 이중(double) 게이트 구조 또는 삼중(triple) 게이트 구조 중 하나로서 형성되는 비휘발성 메모리 디바이스 제조 방법.
  21. 제20항에 있어서,
    상기 제어 게이트가 이중 제어 게이트인지 또는 삼중 제어 게이트인지의 여부는 상기 산화물 층의 두께에 기초하여 판정되는 비휘발성 메모리 디바이스 제조 방법.
  22. 제21항에 있어서,
    채널 영역의 상부 위의 상기 산화물 층은 상기 이중 제어 게이트에 대한 측벽들보다 더 얇은 비휘발성 메모리 디바이스 제조 방법.
  23. 제21항에 있어서,
    상기 산화물 층은 상기 삼중 제어 게이트에 대해 실질적으로 동일한 두께인 비휘발성 메모리 디바이스 제조 방법.
  24. 메모리 시스템으로서,
    제어 신호들을 발생하는 프로세서; 및
    상기 프로세서에 연결되는 메모리 디바이스 - 상기 디바이스는 기판 위에 형성되는 박막 메모리 셀들의 복수의 층들을 포함하는 메모리 어레이를 가짐 -
    를 포함하고,
    각각의 층은,
    상기 기판 상에 상기 기판과 접촉하여 형성되는 절연층;
    상기 절연층 상에 상기 절연층과 접촉하여 형성되는 채널 영역층 - 상기 채널 영역층은 미리 결정된 탄소 농도를 갖는 비정질 실리콘 층을 포함함 - ;
    상기 채널 영역층 상에 상기 채널 영역층과 접촉하여 형성되는 유전체 스택;
    상기 유전체 스택의 대향하는 측면들 상에 형성되는 소스/드레인 영역들의 쌍; 및
    상기 유전체 스택 상에 상기 유전체 스택과 접촉하여 형성되는 제어 게이트
    를 포함하고,
    메모리 셀들의 층이 상기 기판으로부터 더 멀어질수록, 각각의 메모리 셀의 비정질 실리콘 층에 포함된 상기 미리 결정된 탄소 농도가 감소하는 메모리 시스템.
  25. 제24항에 있어서,
    상기 메모리 어레이는 NAND형 아키텍쳐(architecture) 또는 NOR형 아키텍쳐 중 하나로 구성되는 메모리 시스템.
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