JPH0773116B2

JPH0773116B2 - 不揮発性半導体メモリ素子

Info

Publication number: JPH0773116B2
Application number: JP6095833A
Authority: JP
Inventors: 英一鈴木; 敏弘関川; 豊林
Original assignee: 工業技術院長
Priority date: 1994-04-08
Filing date: 1994-04-08
Publication date: 1995-08-02
Anticipated expiration: 2010-08-02
Also published as: JPH06318712A

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】本発明は不揮発性半導体メモリ素
子に関し、特に単位の素子中に二つ以上の多ビットない
し多状態を記憶可能にすると共に、素子占有面積を小型
化するための改良に関する。

【０００２】

【従来の技術】不揮発性半導体メモリ素子自体は公知で
あり、これまでにも構造的、動作機構的にそれぞれ特徴
を有する各種の素子が提案されてきた。それらを記憶内
容の消去ないし書換え方法に関して分類すれば、電気的
にプログラム可能な読出し専用メモリ（ＥＰＲＯＭ）
と、プログラム（書込み）のみならず、消去ないし書換
えも電気的に可能な読出し専用メモリ（ＥＥＰＲＯＭま
たはＥＡＲＯＭ）とに分けることができる。周知のよう
に、前者は書込みこそ電気的に行なえるが、消去は紫外
線照射等、他の消去操作によらねばならないから、これ
ら両者を記憶内容の操作に関して比べる限りにおいて
は、将来的に見ても後者が勝っていることは明らかであ
る。

【０００３】一方、ＥＰＲＯＭ、ＥＥＰＲＯＭの別な
く、電荷蓄積部材がどのように構成されているかに関し
て分類すれば、例えばいわゆるＭＮＯＳ構造中のシリコ
ン窒化膜とシリコン酸化膜との重合構造に代表されるよ
うに、少なくとも一つの絶縁膜が有する電荷の蓄積トラ
ップを利用するものと、例えばＦＡＭＯＳ構造等に代表
されるように、絶縁膜中に埋設され、どこにも放電経路
を形成しない導電性浮遊ゲートを用いるものがある。一
般にこうした部材とかその中の電荷蓄積トラップは、総
称的に“電荷蓄積構造”等と称されることが多いが、本
書ではこれを一つの物的な構造部材として捕え、以下、
“電荷蓄積部材”と称すると共に、この電荷蓄積部材中
にあって実際に電荷蓄積に関与し、その下のチャネル形
成や、あるいは形成されているチャネル状態の変更に関
与する部分は“実効電荷蓄積領域”と称する。ただしい
ずれも、電荷が蓄積可能な部材、実効的に電荷を蓄積可
能な領域という意味であり、現に蓄積されているか否か
にはかかわりない。

【０００４】しかるに、“実効電荷蓄積領域”と“電荷
蓄積部材”とが物としての面積寸法ないし幾何形状にお
いて一致しないことがあるのは明らかである。例えば上
記したＦＡＭＯＳ構造等では、電荷蓄積部材としての浮
遊ゲートに対し、素子のメモリ動作に関与する実効電荷
蓄積領域は、ほぼ当該浮遊ゲートの占める面積領域その
ものに一致するが、ＭＮＯＳ構造等では、当該異種絶縁
膜重合構造としてのシリコン酸化膜と窒化膜の重合膜等
は、ソース、ドレイン間のチャネル形成領域間にのみ設
けられるものではなく、一般には基板全面に付されるか
ら、実際に不揮発的なメモリ動作に関与する実効電荷蓄
積領域は、その中の一部のチャネル形成領域上の面積領
域に限られる。さらに、このように定義される実効電荷
蓄積領域への選択された電荷（電子または正孔）の注入
メカニズムの相違に関しての分類もまた可能で、雪崩注
入、トンネル注入、チャネル注入等の各原理が選択的に
採用されている。

【０００５】特にＥＥＰＲＯＭ等、電気的に消去も可能
なものでは、例えば電子の蓄積状態を論理“１”に、対
して正孔の蓄積状態または正孔の注入による蓄積電子の
中和状態、あるいは蓄積電子の放出状態を論理“０”に
対応させるような場合には、それぞれ当該電子の注入と
正孔の注入とで異なる注入メカニズムを採るものもあ
る。なお、これらの不揮発性メモリ素子では、一般に電
荷蓄積部材または電荷注入経路に対して所要のバイアス
電圧ないし電界を印加可能なように、また読出し時に所
定のゲート電圧を印加可能なように、実効電荷蓄積領域
上にゲート電極が設けられることが多いが、上記したい
ずれの構造ないし分類に従う不揮発性半導体メモリ素子
も、電荷蓄積部材中に所定のキャリアが保持されている
か否か、つまりは現在の素子記憶内容がいずれの論理値
にあるかの判別は、一般には、そしてまた簡単には、あ
るゲート電圧でチャネルが“導通”であるか“非導通”
であるかによりなすことができる。

【０００６】

【発明が解決しようとする課題】以上のように、これま
でにも実に数多くの不揮発性半導体メモリ素子が提案さ
れてきたが、そのいずれも、ないしはそのほとんどが、
単位の素子あたりには１ビットしか記憶できないもので
あった。そのため、こうした素子を多数二次元アレイに
用いたり、さらには昨今流行りの三次元集積化するに際
しても、おのずからビット密度には制限があった。

【０００７】本発明はこうした観点から既存の不揮発性
半導体メモリ素子を見直すことにより、まず、同じ単位
の素子としても二つ以上の多ビットないし多くの状態を
記憶可能な不揮発性半導体メモリ素子を提供できないか
との目的意識に従って成されたものである。そのように
なれば、既述のＥＰＲＯＭであるとかＥＥＰＲＯＭであ
るとかは問わず、別の次元の問題として、従来に比し、
定められたメモリ形成用の幾何的面積（ないし体積）領
域内におけるビット密度は大きく向上し得るはずであ
る。

【０００８】さらに本発明では、上述のように少なくと
も２ビット以上に多ビット化するに際しても、素子の占
有面積を大いに小型化できる構造の提供もまた、併せて
達成すべき目的としている。

【０００９】

【課題を解決するための手段】本発明では、上記目的を
達成するため、(a) 互いに離間したソース、ドレイン間
に選択的に形成されるチャネル形成領域上に設けられる
実効電荷蓄積領域を、ソース、ドレイン間を結ぶ方向で
あるチャネル長方向に対して直交するチャネル幅方向に
沿い、互いに独立に複数個設けるようにし、(b) かつ、
チャネル形成領域を有する半導体領域を、バルク半導体
基板の主面上か、またはバルク絶縁物基板上に形成され
た半導体層の主面上にあって、当該バルク半導体基板ま
たは半導体層の主面平面に対して起立した側面を有する
ように隆起的に形成された半導体台状部の表面領域の少
なくとも一部から構成すると共に、(c) 複数個の実効電
荷蓄積領域の中、少なくともそのいくつかは、半導体台
状部の上記起立した側面に沿って設ける。

【００１０】

【実施例】以下、図１から図７に即し、本発明による不
揮発性半導体メモリ素子の各実施例につき詳記するが、
その前に、本発明に至る過程で本発明者により考察され
た参考素子につき、図８から図１０に即して説明する。

【００１１】図８(A),(B) は、本発明に至る過程で提
案、検討された、多ビット記憶型不揮発性メモリ素子と
しての参考素子の一例を示している。この参考素子は、
本願のいわゆる親出願中に開示のものであるが、以下、
これを第一参考素子と呼ぶ。この第一参考素子は、既存
の単ビット記憶素子であるＭＮＯＳ構造素子ないしこれ
に類似の構造を採るＥＥＰＲＯＭ素子を改良するに都合
の良いものである。説明すると、基板１はこの場合、第
一の導電型のバルク半導体基板11で構成されており、図
８(A) の平面投影構造に良く示されているように、当該
半導体基板11の表面領域には、所定の距離を置いて離間
したソース21、ドレイン22が形成されている。

【００１２】これらソース21、ドレイン22は、こうした
バルク半導体基板11の表面領域に対し、通常の仕方で構
成されていて良く、一般には基板11とは逆導電型の領域
として形成される。ただし、他よりも低抵抗な領域とし
て形成されるならば、半導体基板11と同一導電型の領域
であっても良い。ソース21、ドレイン22間の半導体基板
表面領域は、通常の不揮発性半導体メモリ素子と同様、
所定のゲート電圧印加条件の下でチャネルを選択的に形
成可能なチャネル形成領域23として観念することができ
るが、こうした半導体基板表面上にはまた、図８(A) 中
の断面線8B−8Bに沿う断面図である図８(B) に良く示さ
れているように、通常ゲート絶縁膜８と呼ばれる絶縁膜
構造８が設けられる。ここでは一例として、既存のＭＮ
ＯＳ型ないしこれに類似の単ビット記憶型不揮発性半導
体メモリ素子の改良を指向しているため、これらの在来
構造に認められるように、当該ゲート絶縁膜８は電荷蓄
積部材６をも兼ね、少なくとも一つの絶縁膜62中に電荷
蓄積トラップを有する異種絶縁膜61，62の重合構造とな
っている。

【００１３】周知のように、従来のＭＮＯＳ構造におい
ては、第一絶縁膜61は半導体基板11の表面からのキャリ
アのトンネリングが可能な程に薄いシリコン酸化膜であ
り、またこれに重なる第二の絶縁膜62は電荷の蓄積トラ
ップを含むシリコン窒化膜であるが、同様の機能を営み
得る限り、これまでに報告されている、そしてまた将来
報告されるであろう任意の組合せの異種絶縁膜重合構造
を採用することもできる。例えば第一絶縁膜61としては
上記の外、シリコン直接窒化膜、シリコン窒化酸化膜等
があり、第二の絶縁膜62としてはタンタル酸化膜、アル
ミ酸化膜等がある。さらに、三種以上の組合せ重合構造
も用い得、例えば従来からも第一の絶縁膜として薄いシ
リコン酸化膜、第二絶縁膜としてシリコン窒化膜、第三
絶縁膜として再びシリコン酸化膜を用いたようないわゆ
るＭＯＮＯＳ構造等があり、これは低電圧で書換え可能
な特徴を有するので、これを採用することもできる。こ
のような各種構造によって良いゲート絶縁膜８を兼ねる
電荷蓄積部材６はまた、本来ならばソース21、ドレイン
22間にのみ、形成されていれば良いのであるが、通常は
製作の容易性から基板表面の全面に一連に形成される。
以上の諸点は、後述する本発明の実施例においても同様
に適用できる。

【００１４】しかるに、図８に示されている第一参考素
子では、ゲート絶縁膜８ないし電荷蓄積部材６の上のソ
ース、ドレイン間に相当する領域範囲に、多結晶シリコ
ン、金属、シリサイド等、適宜な導電材料製ゲート電極
が複数個（図示の場合、51，52，53の三個）、形成され
ている。これら各ゲート電極51，52，53は、図８(A)中
に明示されているように、ソース、ドレイン間を結ぶ方
向を長さ方向と規定すると（これは通常のチャネル長、
チャネル幅という概念を規定する場合に対応する）、幅
方向に沿い互いに離間し、独立に存在するものとなって
いる。

【００１５】ただ、この第一参考素子においては、単に
複数あるというだけではなく、それらゲート電極51，5
2，53の各個の幅W₁，W₂，W₃は全て互いに異なってお
り、しかも、ある意味で望ましい配慮として、最も狭い
幅W₁の第一ゲート電極51に対し、第二ゲート電極52の幅
W₂は2W₁,最も広幅の第三ゲート電極53の当該幅W₃は4W₁,
と設定されている。

【００１６】この理由自体は後述するが、あらかじめ述
べて置くと、この各ゲート電極の幅相互の関係は、２以
上の整数ｎ個のゲート電極を用いると一般化した場合、
互いの幅関係が最も狭いものを基準として広いものへｎ
を１づつ増す関係で2^n-1倍の級数関係(1,2,4,8,・・・・)、
いわゆる倍々関係となっていると言うことである。ただ
し幅方向への配置順序は、何も図示のように最も狭い幅
W₁の第一ゲート電極51から最も広い幅W₃の第三ゲート電
極53に向けて順番に並設する必要はなく、任意である。

【００１７】しかるに、上記の通り、一対のソース、ド
レイン間に複数個のゲート電極51，52，53を設けるとい
うことは、実は部材としては単一、連続な部材として形
成されている電荷蓄積部材６を、その機能に鑑みると、
複数の各ゲート電極幅に対応した幅の複数の互いに独立
な実効電荷蓄積領域に分割したことになる，ということ
である。換言すれば、この第一参考素子の場合には、ソ
ース、ドレイン間の幅方向に沿い、複数の互いに独立な
実効電荷蓄積領域を設けるための手段として、電荷蓄積
部材６上に複数個のゲート電極51，52，53を設けるとい
う手法を採用したのである。

【００１８】ところで、一般にＭＯＳ電界効果トランジ
スタの動作は、ドレイン電圧V_Dが小さい領域では下記1)
式のように表され、飽和領域では下記2)，3)式のように
表される。 I_D≒（Ｗ／Ｌ)・μ・C_i・[(V_G−V_T) V_D−(V_D ²/2)] ・・・・・・・・ 1) I_D≒（Ｗ／２Ｌ)・μ・C_i・V_Dsat ² ・・・・・・・・ 2) V_Dsat ≒V_G−V_T’ ・・・・・・・・ 3) ここで上記1)〜3)式中、I_Dはドレイン電流，V_Gはゲート
電圧，V_Tは閾値電圧，V_T’は実効閾値電圧，Ｌはチャネ
ル長，Ｗはチャネル幅，μはキャリア表面移動度，C_iは
ゲート絶縁膜容量，である。

【００１９】上記1)，2)式は、与えられたドレイン電圧
V_D、ゲート電圧V_Gおよび閾値電圧V_TないしはV_T’に対
し、ドレイン電流I_Dはチャネル幅Ｗに比例していること
を示している。しかるに、この第一参考素子では、各ゲ
ート電極51，52，53の下の半導体基板表面のチャネル形
成領域23には、それら各ゲート電極の下にそれぞれ形成
されている各実効電荷蓄積領域に電荷が蓄積されている
か否かにより、所定の共通ゲート電圧印加条件下でそれ
ぞれ選択的にチャネルC₁，C₂，C₃を誘起ないし消滅可能
である。具体的には例えば、選択したゲート電極に所定
値以上の相対的な高電圧を印加すると、電荷蓄積部材６
中、そのゲート電極の面積ないし形状に対応した部分に
のみ、半導体基板表面側から電子または正孔が注入され
るか、またはそこから追い出すことができるので、これ
に応じ、当該高電圧を除去した後の所定の共通ゲート電
圧印加条件下ではチャネル形成領域23中の当該対応部分
にのみ、チャネルが誘起される。

【００２０】図８(B) 中にはこの模様を模式的に示すた
め、上記のように所定の共通ゲート電圧印加条件下で当
該各ゲート電極およびそれら各ゲート電極に対応する各
実効電荷蓄積領域の下に誘起される各チャネルC₁，C₂，
C₃は、チャネル形成領域23中にあってそれぞれ点線で示
してある。

【００２１】ここでまず簡単のため、各チャネルC₁，
C₂，C₃の幅が、対応する各ゲート電極51，52，53の幅と
同じW₁，W₂，W₃であって、当然、それら相互の幅関係も
同じ比率の１：２：４であったとすると、それら全ての
チャネルに関しその両端電極であるソース21、ドレイン
22が共通となっている第一参考素子では、上記1)，2)式
における値Ｗは、所定の共通ゲート電圧印加条件下で現
にチャネル形成領域23に誘起されているチャネルの幅や
数、その組合せの如何に応じて可変となる。例えば最も
狭いチャネルC₁のみが所定の共通ゲート電圧印加条件下
で誘起ないし“導通”しているときに対し、その四倍と
いう最も広い幅のチャネルC₃のみが導通しているときに
は、当然、チャネル幅Ｗも4W₁ となり、同じ印加電圧値
条件下ならば、得られるドレイン電流I_Dもまた、四倍と
なる。

【００２２】こうしたことから、図８(A),(B) に示され
る第一参考素子のように、三つの個別、独立のゲート電
極51，52，53を有して成る不揮発性半導体メモリ素子に
おいては、所定の共通ゲート電圧印加条件下で全チャネ
ルC₁，C₂，C₃が“非導通”となっているときと、同じ共
通ゲート電圧印加条件下でも逆に全チャネルC₁，C₂，C₃
が“導通”となっているときを含めて、このような素子
に見込まれる代表的な電流−電圧特性の模式図である図
９に示されるように、計八つのチャネル形成状態０〜７
を具現できる。同図中、チャネルの“導通”は論理値
“１”で、“非導通”は論理値“０”で表している。

【００２３】すなわち、ある一定の共通ゲート電圧V_Gを
各ゲート51，52，53に印加し、所定のドレイン電圧V_Dを
与えた状態においては、それ以前の書込み操作により、
チャネルを誘起可能な電荷を蓄積している実効電荷蓄積
領域に対応した当該チャネルのみが導通するので、計八
通りのドレイン電流レベルが電流ステップΔI_Dで重複す
ることなく弁別可能に得られ、したがってまた、要すれ
ば適当なる値の負荷抵抗を付すことにより、八通りの弁
別可能な電圧情報を得ることができる。

【００２４】これから推して容易に一般化し得るよう
に、実効電荷蓄積領域（ないしこれを形成するためのゲ
ート電極）をｎ個とし、それらｎ個の実効電荷蓄積領域
の幅を2^n-1：2^n-2：・・・・・・：2 ：1 という級数関係にす
れば、二進数で“１”づつインクリメントするかディク
リメントするたびに、ほぼ一定の変化幅ΔI_Dでドレイン
電流I_Dが変化するｎビット不揮発性記憶素子を実現する
ことができる。

【００２５】もっとも、確かに上記のように、二進数で
記憶内容が数“１”づつ変化するたびに、当該記憶内容
読出し結果としてのドレイン電流I_Dがほぼ一定の変化幅
ΔI_Dで変化することは、例えばこれを電圧値に変換した
後、各記憶論理値を各隣接する記憶論理値間の丁度真ん
中程度に設定されている (n-1)個の基準電圧レベルとの
上下の比較で判別するような場合、当該比較基準電圧に
許容される弁別マージンを最も大きく採ることができる
ために望ましいが、原理的な観点からすれば、各記憶論
理値ごとに弁別可能な、重複することのない異なる値の
ドレイン電流I_Dが得られれば、変化幅ΔI_Dは一定でなく
とも良いことになる。

【００２６】また上記においては、所定の共通ゲート電
圧印加条件下で選択的に形成されるチャネルの各幅と、
それを形成するための各ゲート電極の幅ないし実効電荷
蓄積領域の幅は全て等しいとし、符号W₁，W₂，W₃で示し
たが、実際に作成される素子においては、必ずしもそれ
らの関係が全ては一致しないこともある。そうした場合
にはもちろん、所定の共通ゲート電圧印加条件下におい
て形成され得るチャネルの幅が所望の幅関係となるよう
に、ゲート電極の幅やこれに伴う実効電荷蓄積領域の幅
を設計することになる。なお、図８(A) 中に示されてい
るように、共通のソース21および共通のドレイン22に
は、通常の技術により、それぞれにソース電極３、ドレ
イン電極４が付される。また、図８(B) 中、仮想線で示
されるように、基板１がこれまで述べたきたようなバル
ク半導体基板11ではなく、例えばサファイア、スピネル
等の絶縁物基板12の上に単結晶シリコン等の半導体層13
をヘテロエピタキシャル成長させたもの等、一般的に言
って絶縁物基板12上に半導体層13を持つものであっても
良く、そのような場合には当該半導体層13にチャネル形
成領域を設けることもできる。

【００２７】図１０(A) は、既述してきたように、一素
子で多ビットを取扱えるようにするとの考えに即しなが
ら、電荷蓄積部材６としていわゆる浮遊ゲート構成を採
用するＥＥＰＲＯＭ型の不揮発性メモリ素子を構築した
参考例を示している。すなわち、この参考例（第二参考
素子と呼ぶ）においては、ソース、ドレインを結ぶ方向
と直交するチャネル幅方向に複数の実効電荷蓄積領域を
形成するために、当該浮遊ゲート６を、それぞれが実質
的にそのまま実効電荷蓄積領域となる、各々所定幅W₁，
W₂，W₃の複数個63_-1，63_-2，63_-3から成るものとしてい
る。

【００２８】そのため、各実効電荷蓄積領域の幅として
の各浮遊ゲート63_-1，63_-2，63_-3の幅W₁，W₂，W₃を規定
すれば、これに応じて、所定の共通ゲート電圧印加条件
下でチャネル形成領域23中に選択的に形成される各対応
チャネルC₁，C₂，C₃の幅も定まり、その結果、三つの浮
遊ゲート63_-1，63_-2，63_-3の全てに電荷を蓄積させる場
合とさせない場合を含み、そのいくつに電荷を蓄積させ
るかによって得られる計八種類の記憶内容の読出しに係
る電流ドレインI_Dの値も、やはり図９に示されるよう
な、対応的にそれぞれの値となる。

【００２９】なお、この第二参考素子の場合にも、少な
くとも浮遊ゲート６を中心に見て半導体基板との間とゲ
ート電極との間は同じ絶縁膜により構成されていなくて
も良く、二種あるいはそれ以上の多種絶縁膜重合構造と
なっていても良い。さらに、この図１０(A) に示す構造
は、実はＥＥＰＲＯＭでなくＥＰＲＯＭであっても、構
造的には同様な形で表し得、専ら各部材の材質や厚味、
その他のパラメータにより、それぞれの浮遊ゲート63_-i
(i=1,2,3,・・・・・n)に電気的には一種の電荷の蓄積のみし
かさせ得ないか、あるいは蓄積されている電荷を電気的
に追い出し得るようにもするか、あるいはまた逆極性の
電荷をも注入し得るようにするかによって、ＥＰＲＯＭ
に留めるかＥＥＰＲＯＭとするかが定まる。どちらにす
るかは、古典的なＦＡＭＯＳにおける雪崩注入の外、そ
の注入メカニズムの選択も含め、公知既存の技術により
必要とする手法を選択すれば良い。

【００３０】浮遊ゲート６の分割に認められるように、
実効電荷蓄積領域６を「物」としても実際に分割的に形
成するという概念は、第一参考素子で用いた異種絶縁膜
構造61，62に関しても原理的には適用可能であり、図１
０(B) に示すような構成とすることができる。すなわ
ち、第一絶縁膜61と第二絶縁膜62とから成る電荷蓄積部
材６を、それぞれ所定の幅W₁，W₂，W₃の各独立な部分64
_-1，64_-2，64_-3から構成するのである。この図１０(B)
の第三参考素子においてはまた、これら複数個の個々の
異種絶縁膜重合構造64_-1，64_-2，64_-3をさらに適当なる
保護絶縁膜81で埋設した後、その上に電荷の注入のみに
寄与するか、または両極性の電荷の注入ないし蓄積電荷
の追い出しにも寄与する各ゲート電極51，52，53を設け
ている。ただ、この参考素子の場合には、上述の通り、
各実効電荷蓄積領域は分離的に形成された各異種絶縁膜
重合構造64_-1，64_-2，64_-3に設定されている幅W₁，W₂，
W₃により、それぞれその幅が規定されるから、その上に
形成される各ゲート電極51，52，53は、互いに重なり合
うことがなければ、自身に対応する実効電荷蓄積領域な
いし重合構造の幅W₁，W₂，W₃に対し、少しく横方向には
み出すような寸法関係になっていても良い。なお、この
第三参考素子の構造を得るには、図８(A),(B)に示す第
一参考素子におけるように、基板表面に平行かつ一様に
異種絶縁膜重合構造を形成した後、エッチング等の手法
により、各個別部分64_-1，64_-2，64_-3を切り出せば良
い。

【００３１】もっとも、異種絶縁膜重合構造を電荷蓄積
部材６として用いる場合には、むしろ、基板表面に一様
にこれを形成できるということが一つの長所である。換
言すれば、製作工程の簡単化という意味では、電荷蓄積
部材６として図８(A),(B) に示すように全面形成した異
種絶縁膜61，62の重合構造を用いる方が、第二参考素子
におけるような浮遊ゲート63_-iを用いるよりも利点があ
る。浮遊ゲート63_-iでは、注入された電荷は当該浮遊ゲ
ート内で横方向（基板表面に平行な方向）にも動き得る
ので、一つの浮遊ゲートの上に各幅に規定されたゲート
電極51，52，53を個別に設けるだけでは足りず、所定幅
W₁，W₂，W₃の実効電荷蓄積領域を形成するには、どうし
ても図１０(A) に示すように、複数の浮遊ゲート63_-iを
個別に形成する必要がある。

【００３２】以上、本発明に至る過程で検討された各参
考素子につき、その動作共々詳記したが、これらにはま
だ、次のような問題が残っている。すなわち、従来の単
ビット記憶型のメモリ素子に比せば、既述した各参考素
子に認められるように、一素子で多ビットないし多状態
を記憶できるように改変することは極めて有意義であ
る。しかし、単位の素子としての占有面積の低減化に鑑
みると、上記のように全てのゲート51，52，53を基板主
面と平行に単に並設するだけでは、未だ十分でない場合
がある。

【００３３】例えば、得るべきドレイン電流I_Dの大きさ
を大きく取りたかったり、あるいは三個以上もっと多く
のゲートを並設したい場合には、結局、各ゲートの大き
さが大きくなったり、個々には十分小さくても多数個の
ゲートが二次元平面内で並設される結果、全体として見
るとその占有面積が増し、単一の素子とはいえ、小型な
素子とは言えなくなる場合も考えられる。

【００３４】そこで本発明では、このような参考素子に
対し、さらに構造的な改変を施し、本願要旨構成中に規
定されるような素子を提案するのである。ただし、図１
〜７に即して説明する以下のいずれの実施例において
も、図８〜図１０に即して既述した各参考素子における
不揮発性メモリ素子としての基本的な構造や動作原理は
そのままに踏襲でき、また各種部材の変更例等の配慮に
ついても、特に適用不能な旨を明記しない限り、同様に
適用できる。そこで、重複を避けるため、特に本発明の
各実施例に個別の事項を除き、各参考素子に関して述べ
た動作説明や各部材に関する説明、それらの変更例等
は、最早、再掲を省く。

【００３５】さらに、簡単のため、本発明により２以上
の整数ｎに一般化される数の実効電荷蓄積領域も、先の
参考素子におけると同様、三つ示すに留める外、以降の
各実施例においても、それら第一、第二、第三ゲート電
極51，52，53の幅W₁，W₂，W₃の関係は１：２：４と示し
てある。したがって当然、すでに図８(A),(B) に示す第
一参考素子に代表させて説明した多ビット記憶型不揮発
性メモリ素子としての動作及びこれを証明する既掲の式
1)〜3)や、記憶内容とその読出し関係等の説明は、本発
明の各実施例素子においてもそのままに援用することが
できる。

【００３６】図１(A),(B) に示すように、本発明により
形成される複数個の実効電荷蓄積領域は、これまで各参
考素子に関し述べてきたように、その全てを基板１（こ
の場合、バルク半導体基板11）の主面に平行な面内にの
み形成するのではなく、少なくともそのいくつか（少な
くとも一つ以上）は、基板主面に対して相対的に隆起し
た半導体台状部９の側面に設けられる。すなわち、半導
体基板11の表面をエッチング等により、例えば図１(A)
に示すように平面投影的には四辺形状の台状部９を残す
と共に、図１(A) 中の断面線1B−1Bに沿う断面図である
図１(B) 中に明示のように、当該台状部９の表面に異種
絶縁膜重合構造61，62より成る電荷蓄積部材６を一様に
形成した後、本発明の趣旨に従い、当該台状部９の上平
面のみならず、基板主面平面に対して相対的にある角度
を置いて起立した関係にある台状部の側面にも、例えば
ゲート電極51，52に見られるように、いくつかのゲート
電極を形成する。その結果、単位素子としての占有面積
という二次元的な概念からすると、極めて小型な素子が
提供できる。つまり、台状部９の側面に形成される第
一、第二ゲート電極51，52の平面的な占有面積は、それ
らの実際の幅W₁，W₂よりも低減されるのである。

【００３７】特にこの実施例に認められるように、最も
広い幅W₃の第三ゲート電極53を台状部９の上面に付せ
ば、この第三ゲート電極53の幅W₃を仮に従来の単ビット
記憶型不揮発性半導体メモリ素子に用いられているのと
ほぼ同じ程度に留めた場合、他の第一、第二ゲート電極
51，52の各幅W₁，W₂はこれより幅狭であって良いのであ
るから、台状部９の厚味もそれ程には必要なくなり、二
次元平面的な寸法のみならず、高さ方向の寸法大型化も
伴わないで済む。なお、ソース、ドレインの各領域21，
22及びそれらに導通を採るための電極３，４は、図１
(A) 中に明示のように、ゲート電極51，52が設けられて
いる台状部側面とは直交する一対の台状部側面に各形成
すれば良い。

【００３８】さらに、同じくこの第一実施例素子の構成
を採用するにしても、図３に示す実施例素子のように、
当該台状部９の側面を基板主面に対し、直角に立ち上げ
るように形成すれば、素子としての占有面積寸法は最も
節約することができる。

【００３９】また、こうした図１(A),(B) 及び図３に示
された実施例素子においても、電荷蓄積部材６を図１０
(A) に示したような複数の浮遊ゲート構成に変えること
もできる。ただしその場合、半導体台状部９の当該各浮
遊ゲートの中、例えば第一、第二の浮遊ゲート63_-1，63
_-2を添付する側面が垂直に近く立ち上がっていると、む
しろこれら浮遊ゲート63_-1，63_-2を絶縁膜８内に埋設形
成するには不向きとなる。少なくともいくらかの傾斜を
持つようにした方が製造上は楽である。もちろん、傾斜
を持たせたにしても、全くにして平らな平面内に複数の
ゲート電極を並設した図８〜図１０の各参考素子に比せ
ば、当然、占有面積の低減効果は十分期待することがで
きる。

【００４０】さらに、図１(B) 中に仮想線による分離線
で示すように、これも先に参考素子に関して説明したと
同様、本実施例素子の活性領域もバルク絶縁物基板12の
上に形成された半導体層13に関して構成されていて良
く、この場合また、図中右手に一部の水平仮想線で模式
的に示すように、当該半導体層のみが台状部９を有する
ように形成されていても良いし、逆に連続する仮想線で
示すように、その下の絶縁物基板12にも台形加工が施さ
れ、あたかも台状部９の内部にこの絶縁物基板12の隆起
部分が食い込んでいるかのようになっていても良い。こ
の点は、切り立った側面を有する図３に示す実施例にお
いても、図示はしていないが全く同様である。

【００４１】むしろ、半導体台状部９は、これだけを個
別に設けるという考えに従うのもまた良い。つまり、絶
縁物基板12上にいわゆる半導体アイランドを形成し、こ
れを既述の半導体台状部９として用いると、以下、適宜
な個所でその都度述べるように、各種付帯的な効果をも
期待できる。

【００４２】図２(A),(B) はそうした実施例の代表例を
示している。両図の関係は図１(A),(B) と同様で、図２
(A) 中の断面線2B−2Bに従うものが図２(B) である。説
明すると、基板１は絶縁物基板12であり、例えばサファ
イア、スピネル等で良い。こうした絶縁物基板12上に
は、これも良く知られているヘテロエピタキシャル成長
技術等により、良質な単結晶シリコンを成長させること
ができる。こうして成長ないし形成した単結晶シリコン
膜に対し、適当なるドライエッチング処理ないしウエッ
トエッチング処理を施し、“半導体島”９を形成する。
こうして形成される半導体島９は、本書で一連に呼称す
る半導体台状部９に相当する。その平面形状について
は、図２(A) に示されているように、この実施例でも四
辺形となっている。

【００４３】この半導体台状部９の基板主面に対して相
対的にある角度をもって起立した側面の中、平面的に見
て一方向に対向する側面には、当該半導体台状部９とは
逆の導電型、または他よりも低抵抗なソース21、ドレイ
ン22が形成され、各々に専用の電極３，４が付されてい
る。ソース21、ドレイン22とそれらへの導通を採る電極
３，４との接続部分を除き、半導体台状部９の表面（側
面を含む）には一連に異種絶縁膜61，62の重合構造から
成る電荷蓄積部材６が設けられている。

【００４４】一方、平面的に見てソース、ドレインを結
ぶ方向とは直交する方向には、電荷蓄積部材６を兼ねる
ゲート絶縁膜８の上に第一、第二、第三ゲート電極51，
52，53が設けられている。この中、既述した図１，３の
実施例素子と同様、最も広い幅W₃の第三ゲート電極53は
台状部９の平らな上面上に沿って平行に形成されている
が、最も狭い幅W₁と中間の幅W₂の第一、第二ゲート電極
51，52は台状部の側面に平行に形成されている。最も広
い幅W₃の第三ゲート電極53を台状部９の上面に形成する
ことは、既述したように、台状部９の厚味を最小に抑え
得ることをも意味しており、実際上、絶縁物基板12上に
良好な制御性をもってエピタキシャル成長させ得る程度
の厚さの半導体層でも、台状部９の形成のために十分な
厚さとすることができ、素子の厚さ方向の大型化を阻む
ことができる。

【００４５】また、この実施例の場合、台状部９の側面
に形成されている第一、第二ゲート電極51，52は、絶縁
物基板12の表面に沿ってはみ出す部分51’, 52’を有し
ているが、このはみ出し部分51’, 52’は、実効電荷蓄
積領域の形成ないし選択的なチャネルC₁，C₂の形成に関
しては無効な部分であるので、先に1)〜3)式に即して説
明した式に基づき、この実施例の不揮発性半導体メモリ
素子の動作を同様に理解する上では、このはみ出し部分
51’, 52’は考慮に入れなくて良い。と言うよりも、こ
の実施例に示されるように、チャネル形成領域23を作る
ために半導体台状部９を絶縁物基板12上に形成した場合
には、当該台状部側面に形成するゲート電極51，52や、
さらにはまたソース電極３、ドレイン電極４等に上述の
はみ出し部分51’, 52’に代表されるようなはみ出しが
あっても、それは絶縁基板上に載るだけなので何等問題
が生じず、したがってこの部分の寸法精度が緩くて済
み、製作が楽になる利点が生まれる。また、これに加
え、隣接する素子間に特殊な分離手段を必要としない利
点や、相互配線部の基板に接する面部分においての絶縁
処理等を特には必要としない利点も得られる。

【００４６】さらに、本発明に従う不揮発性半導体メモ
リ素子が絶縁基板上に形成されていると、図４に示され
る実施例のように、半導体台状部９の下側を覆う導電性
部材54を絶縁基板12中に埋設的に形成することもでき、
こうした導電性部材54を設けた場合、それは様々な使い
方をすることができる。一つには電磁シールドとして用
い得ることがある。すなわち、通常のシールド構造と同
様、本発明の不揮発性半導体メモリ素子に対し、基板の
下ないし厚味の側から回り込んでくることがある妨害電
磁波に対しての電磁障壁を、この導電性部材54により形
成することができる。もちろん、図示していないが、こ
の導電性部材54は適当なる個所から公知既存の電極接続
法を採用し、外部に接続を採り得る電極ないし端子を付
し、これを接地ないし基準電位に落として用いる。

【００４７】一方、この導電性部材54を一種の補助制御
ゲートとして用い、これに適当なるバイアスを印加する
と、本発明不揮発性半導体メモリ素子をより詳細に制御
することもできる。例えば、台状部９の側面に設けられ
ることにより、絶縁物基板12に近くなっている第一、第
二ゲート電極51，52のそれぞれの幅W₁，W₂に対応するチ
ャネルC₁，C₂の実効チャネル幅W₁，W₂の微調整を可能と
したり、あるいはまた各実効電荷蓄積領域における記憶
内容のいかんにかかわらず、当該導電性部材54への適当
なるバイアス印加によってチャネルが誘起されないよう
に、ないしチャネル内を電流が流れないようにする動作
等も可能となる。実際上、後者の場合、導電性部材54
は、特殊な応用として、読出し禁止条件成立に伴う読出
し禁止指令信号の印加電極として用いることができる。
これはまた換言すれば、すでに形成されているチャネル
に関して各実効電荷蓄積領域内の記憶内容に応じ、当該
チャネルの状態を変更するように本発明の不揮発性半導
体メモリ素子を構成した場合には、記憶内容の如何にか
かわらず、全チャネルの導通状態を再現する命令に従う
ようにすることもできる。

【００４８】このように、種々の機能のために選択的に
用い得る導電性部材54は、既述の実施例中、最下層に絶
縁物基板ないし絶縁物層を有する実施例では同様に適用
することができるし、また、図２(A),(B) 及び図４に示
された実施例でも、半導体島ないし台状部９の側面形状
が、先の図３に示された実施例と同様に、図５に示され
る通り絶縁物基板12の基板表面に対して垂直に近く切り
立っている程、素子としての占有面積は小型化でき、逆
に言えば従来の単ビット記憶型不揮発性半導体メモリ素
子と同程度の素子作成面積内に本発明の多ビットないし
多状態記憶機能を実現できるものとなる。

【００４９】さらに、既述の参考素子に関し説明したと
同様に、電荷蓄積部材６としては図６に示されるよう
に、複数の浮遊ゲート63_-iを用いることもでき、さらに
この図６に示される実施例や上述の図５に示される実施
例においても、図中、仮想線で示してあるように、図４
に示された補助導電性部材54を組込むことができる。

【００５０】なお、図２(B) 中に仮想線の分離線で示さ
れているように、当該図２から上記図６に示される実施
例までに関し、半導体アイランドと呼ばれるような半導
体台状部９を形成するに際しては、基板そのものがバル
ク絶縁物基板12ではなく、逆に適当なる半導体基板11等
であっても、その表面領域が適当深さに亘り酸化されて
いるとか、あるいは意図的に別途成長される等してその
表面に絶縁層14が形成されていれば良い。すなわち、基
板としては絶縁物基板ではなく、表面絶縁性基板であっ
ても良いのである。特にアモルファス材料であるシリコ
ン酸化膜等は、適当なるビームアニール技術を援用する
と、その上に良質な単結晶シリコン膜を形成できるの
で、こうしたアモルファスシリコン酸化膜を下地絶縁層
14として利用し、その上に形成した当該単結晶シリコン
膜に対し、台状部９を形成するべき加工手続を採っても
良い。

【００５１】さらに、バルク絶縁物基板であるか表面絶
縁性基板であるかはともかく、少なくとも分離的に形成
された半導体台状部９の一つずつに本発明の不揮発性半
導体メモリ素子が各個形成されるようになっていると、
上記した当該絶縁性に起因する各種の付帯的な効果に加
え、三次元積層構造を得るのも容易であるという、将来
的に見るとかなり大きな効果も期待することができる。
図７に示される実施例はそうした場合の一概念構成を示
している。

【００５２】すなわち、これまで述べたきたように、バ
ルク絶縁物基板12から成るか、または表面に絶縁層14を
有する第一の基板１_-1上に本発明に従う複数の実効電荷
蓄積領域を有する不揮発性半導体メモリ素子をまず一層
分、形成したならば、その上面を適当なる絶縁物層１_-2
で被覆して当該素子を埋め込み、この絶縁層１_-2を第二
の絶縁物基板ないし第二の表面絶縁層と考えて、これ
に、その下に埋蔵されている不揮発性半導体メモリ素子
と同様の構成の不揮発性半導体メモリ素子を再度形成す
る、という工程を必要積層段数に亘って繰返すのであ
る。このようにすれば、表面内の隣接素子間の分離に気
を付かわなくて良いのと同様、上下層間の絶縁分離も必
然的に可能となり、極めて簡単な工程の繰返しで極めて
高密度ビットの不揮発性メモリ装置を提供できることに
なる。

【００５３】もちろんこの実施例においても、当該図７
中にあっては図面の煩雑化を避けるために詳しくは示し
ていないが、一対の同一のソース、ドレイン間に複数の
実効電荷蓄積領域を形成するための電荷蓄積部材６_-1，
６_-2は、異種絶縁膜61，62、ないしさらに多くの積層絶
縁膜を有する異種絶縁膜重合構造であっても良いし、メ
モリの書込み、読出しの双方ないし少なくとも一方に寄
与する複数のゲート電極51_-1，52_-1，53_-1：51_-2，5
2_-2，53_-2の下に設けた浮遊ゲート構造であっても良
い。

【００５４】ところで上述の説明は、ＥＰＲＯＭとする
かＥＥＰＲＯＭとするかはどちらも可能であるが、いず
れにしても本発明素子を最終的にはデジタル値を取扱う
場合に限定し、具体的には上記実施例では３ビット二進
数値の読出しを行なうような説明をしてきた。しかし明
らかなように、本発明の不揮発性半導体メモリ素子によ
れば、単にデジタル的にｎビットに拡張可能なだけでは
なく、一対のソース、ドレイン間にｎ個形成される実効
電荷蓄積領域の電荷蓄積状態に応じ、図９に示される通
り、ｎ段階のドレイン電流I_Dを得ることができるのであ
るから、これをそのまま見れば、本発明の不揮発性半導
体メモリ素子は、本質的に一種のデジタル−アナログ変
換器がその出力段に内蔵された、アナログ変換出力付き
多ビット不揮発性半導体メモリ素子と言うこともでき、
その場合、再生アナログ出力のダイナミックレンジは周
知の定義式に従い、最大で(6n+1.8)dB、得られることに
なる。

【００５５】そこで例えば、本発明に従って一対のソー
ス、ドレイン間に形成される実効電荷蓄積領域の数を８
とし、最大チャネル数を８とした場合（すなわち８ビッ
ト記憶素子とした場合）、既述の実施例中に見られるよ
うに、一番幅の狭いチャネルから倍々関係で最大幅のチ
ャネルに至るようにして直線量子化を図っても、そのダ
イナミックレンジは50dB弱程度は得られるし、実効電荷
蓄積領域ないしチャネル幅を適当な関係で倍々関係から
意図的に外し、公知の適当なる非直線量子化に従えば、
すでに市販されているＰＣＭデジタル録音技術における
と同様、90dBにも及ぶダイナミックレンジを得ることが
できる。これはもとより、十分な値である。

【００５６】なお、先の半導体台状部９を用いる各実施
例においては、当該台状部９の平面形状を四辺形として
示したが、これに限られることはもちろんない。任意形
状であっても、対向するソース、ドレインと、このソー
ス、ドレインを結ぶ方向に直交する幅方向に複数の実効
電荷蓄積領域を形成することができる。また、これに関
連するが、当該幅方向とは、実際上、一水平面内にての
み規定されるものではない。台状部の側面をも利用する
型のものに明らかなように、ソース、ドレインが形成さ
れている各部分ごとにおける平面、したがって場合によ
っては台状部の側面をも含む概念である。

【００５７】

【発明の効果】ＥＰＲＯＭとして構成しようがＥＥＰＲ
ＯＭとして構成しようが、それらに必要な他の構成部分
は既存の構成のままではあっても、本発明に従う限り、
少なくとも互いに対応する一つのソースと一つのドレイ
ン間に規定されるチャネル形成領域に臨んで従来は単一
の実効電荷蓄積領域しか形成し得なかった電荷蓄積部材
を、チャネル幅方向に沿って分離し、互いに独立な複数
個から構成するため、当該チャネルの数ないしは状態に
応じ、ソース、ドレイン間には離散的で弁別可能な複数
の値の電流出力ないし電圧出力を得ることができる。換
言すれば、本発明の不揮発性半導体メモリ素子は、一つ
の素子で多くの状態ないし多ビットを記憶できるものと
なる。これはもちろん、本発明素子を集積化したメモリ
装置として見ると、従来素子を用いた場合に比し、より
高いビット密度の実現を容易にするのみならず、多ビッ
トを一度に取扱う一種の並行処理が可能なことも意味
し、メモリに係る各種処理動作の高速化にも寄与し得る
ものとなる。さらに、従来の１素子１ビット型の不揮発
性半導体メモリ素子を用いた場合に比し、素子間または
各素子と入出力間、電源、バイアス間に必要な配線数も
大いに低減することができる。

【００５８】そして、本発明のさらに重要な特徴によれ
ば、複数の実効電荷蓄積領域の中、少なくともそのいく
つか（少なくとも一つ以上）は基板主面平面に対して起
立した側面を持つ半導体台状部の当該側面に沿って設け
られるので、多ビット記憶型としたにもかかわらず、単
一素子としての専有面積の増大を抑えることができ、至
上、従来の単ビット記憶型不揮発性半導体メモリ素子の
一素子分の形成に要したとほとんど変わらない大きさに
留めることも可能である。換言すれば、二次元平面に関
してのビット密度は、本発明により大いに向上する。

【図面の簡単な説明】

【図１】本発明による多ビットないし多状態記憶型不揮
発性半導体メモリ素子の基本的な第一実施例の概略構成
図である。

【図２】本発明の第二実施例素子の概略構成図である。

【図３】本発明第一実施例素子の改変構造を示す概略構
成図である。

【図４】本発明第二実施例素子の改変構造を示す概略構
成図である。

【図５】本発明第二実施例素子の他の改変構造を示す概
略構成図である。

【図６】本発明のさらに他の実施例素子の概略構成図で
ある。

【図７】本発明により構成される不揮発性半導体メモリ
素子を三次元積層構造に展開する場合の一概念構成を示
す説明図である。

【図８】本発明に至る過程で提案された第一参考素子と
しての多ビット記憶型不揮発性メモリ素子の概略構成図
である。

【図９】第一参考素子及び本発明各実施例素子に関し適
用可能な、メモリ内容読出し結果の説明図である。

【図１０】本発明に至る過程で提案された他の参考素子
の概略構成図である。

【符号の説明】

１基板，３ソース電極，４ドレイン電極，６電荷蓄積部材，８ゲート絶縁膜，９台状部， 11 バルク半導体基板， 12 バルク絶縁基板， 13 半導体層， 14 絶縁層， 21 ソース， 22 ドレイン， 23 チャネル形成領域， 51 第一ゲート電極， 52 第二ゲート電極， 53 第三ゲート電極， 61 第一絶縁膜， 62 第二絶縁膜， 63_-1，63_-2，63_-3 浮遊ゲート， C₁， C₂ ，C₃ チャネル．

───────────────────────────────────────────────────── フロントページの続き (51)Int.Cl.⁶ 識別記号庁内整理番号ＦＩ技術表示箇所Ｈ０１Ｌ 27/12 Ｚ 29/788 29/792 (56)参考文献特開昭60−169172（ＪＰ，Ａ) 特開昭61−50369（ＪＰ，Ａ) 特開昭62−94987（ＪＰ，Ａ)

Claims

【特許請求の範囲】

【請求項１】互いに離間したソース、ドレイン間にチ
ャネル形成領域を有する半導体領域と，該チャネル形成
領域に対し、絶縁性を保ちながらこれを覆うように設け
られ、所定の実効電荷蓄積領域に選択的に電荷を蓄積す
ることにより、上記ソース、ドレイン間の上記チャネル
形成領域表面に該実効電荷蓄積領域の平面的な形状に応
じた形状、寸法のチャネルを選択的に形成するか、また
は該チャネルの状態を変える電荷蓄積部材と，を有する
電気的に書込み可能な、または電気的に書込み、消去可
能な不揮発性半導体メモリ素子であって；上記実効電荷
蓄積領域を、上記ソース、ドレイン間を結ぶ方向である
チャネル長方向に対して直交するチャネル幅方向に沿
い、互いに独立に複数個設けるようにし；かつ、上記チ
ャネル形成領域を有する半導体領域を、バルク半導体基
板の主面上、またはバルク絶縁物基板上に形成された半
導体層の主面上にあって、該バルク半導体基板または上
記半導体層の主面平面に対して起立した側面を有するよ
うに隆起的に形成された半導体台状部の表面領域の少な
くとも一部から構成すると共に；上記複数個の実効電荷
蓄積領域の中、少なくともそのいくつかは、該半導体台
状部の上記起立した側面に沿って設けたこと；を特徴と
する不揮発性半導体メモリ素子。
【請求項２】請求項１記載の不揮発性半導体メモリ素
子であって；上記複数個の実効電荷蓄積領域は、少なく
ともそのいくつかが互いに異なる幅を有すること；を特
徴とする不揮発性半導体メモリ素子。
【請求項３】請求項１記載の不揮発性半導体メモリ素
子であって；上記複数個の実効電荷蓄積領域は全て異な
る幅を持ち、最も狭いものから広いものへ、その幅が倍
々関係になっていること；を特徴とする不揮発性半導体
メモリ素子。
【請求項４】請求項１記載の不揮発性半導体メモリ素
子であって；上記複数個の実効電荷蓄積領域は、記憶論
理値のアナログ変換再生に関し非直線量子化に対応する
べく、最も狭いものから広いものへ、その幅が倍々関係
から意図的に外されていること；を特徴とする不揮発性
半導体メモリ素子。