JP4450330B2 - セルごとに複数のデータ状態を記録するデュアルセルメモリデバイスをプログラミングする方法 - Google Patents

セルごとに複数のデータ状態を記録するデュアルセルメモリデバイスをプログラミングする方法 Download PDF

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Description

本発明は一般に不揮発性メモリデバイスの分野に関し、より詳細には、デュアルセルの電荷捕獲絶縁フラッシュメモリデバイス(charge trapping dielectric flash memory device)の各電荷蓄積領域に複数のデータ状態を記録する方法に関する。
最新の集積回路製造に浸透しつつある傾向は、フラッシュメモリユニットなどの集積回路メモリユニットに単位面積当たり記録されるデータ量を増加させることである。多くの場合、メモリユニットは比較的多くのコアメモリデバイス（コアメモリセルと呼ばれる場合もある）を備えている。例えば、電荷捕獲絶縁フラッシュメモリデバイスなどの従来のデュアルメモリデバイスは“ダブル・ビット”配列でデータを記録することができる。つまり、第１ビット（即ち、バイナリ・データ値は論理“１”及び論理“０”などの２つの状態を有している）をメモリデバイスの第１“サイド”にあるメモリセルを使って記録し、また第２のビットを、メモリデバイスの第２“サイド”にある相補的メモリセルを使って記録する。
そのようなメモリデバイスのプログラミングは、例えばホットエレクトロンを注入することで実現することができる。ホットエレクトロンを注入するには、適切な電位をメモリデバイスのゲート及びドレインの各々へ所定の時間印加することによってデバイスを“パルシング”することが必要である。プログラミングパルスの間、通常はソースが接地される。メモリデバイスの読み出しは、適切な電圧をゲート、ソース及び／又はドレインの各々へ印加して基準値に対してドレインとソース電流（デバイスのしきい電圧を示す）を比較することによって実現され、その結果、各メモリセルがプログラムされた状態であるかプログラムされていない状態であるかが判断される。
従来の電荷捕獲絶縁フラッシュメモリデバイスがメモリデバイス当たり２つの単一ビットのバイナリ・データ値を記録することができても、メモリコアの単位面積当たりに更に多くのデータを記録することがこれまで以上に求められている。
本発明の１つの態様によれば、本発明は第１の導電領域に隣接する第１電荷蓄積セルと、第２の導電領域に隣接する第２電荷蓄積セルを備えた電荷捕獲絶縁メモリデバイスをプログラミングする方法を目的としている。本方法は第１の電荷蓄積セルをプログラミングして第１量の電荷を蓄積するステップを含み、この第１量の電荷は、ブランクプログラムレベル（blank program level）又は複数のチャージプログラムレベルのうちの１つのレベルから選択される第１セルのデータ状態に対応する。本方法はまた、第２の電荷蓄積セルをプログラミングして第２量の電荷を蓄積するステップを含み、この第２量の電荷は、ブランクプログラムレベル又は複数のチャージプログラムレベルのうちの１つのレベルから選択される第２セルのデータ状態に対応する。
本発明の別の態様によれば、本発明は第１の導電領域に隣接した第１の電荷蓄積セルと第２の導電領域に隣接した第２の電荷蓄積セルを備えた電荷捕獲絶縁メモリデバイスをプログラミングし、かつ連続読み出しを行う方法を目的としている。本発明には、第１量の電荷を蓄積するために第１の電荷蓄積セルをプログラミングするステップを含み、この第１量の電荷は、ブランクプログラムレベル又は複数のチャージプログラムレベルのうちの１つのレベルから選択される第１セルのデータ状態に対応するものであって、また、第２量の電荷を蓄積するために第２の電荷蓄積セルをプログラミングするステップを含み、この第２量の電荷は、ブランクプログラムレベル又は複数のチャージプログラムレベルのうちの１つのレベルから選択される第２セルのデータ状態に対応するものである、メモリデバイスをプログラミングするステップを含む。該方法は複数の基準電流に対して第１導電領域と第２導電領域の電流を比較することによって、電荷蓄積セルのうちの１つを読み出すステップも含み、読み出し電荷蓄積セルがプログラムされているデータ状態を判断する。
本発明のこれらの及び更なる特徴は、以下の説明と図面を基準すれば明らかになるであろう。
発明の詳細な説明
以下の詳細な説明では、本発明の別の実施形態で示されている場合であっても、同じ要素には同一の基準符号が与えられている。本発明を明確で簡潔な方法で例示するために、図面は同縮尺である必要はなく、また特定の特徴がいくぶん概略的な形状で示されている。
図１を基準すると、一般的なメモリユニット２の概略的なブロック図が示されている。メモリユニット２は、デュアルセル不揮発性フラッシュＥＥＰＭＤ（dual cell, non-volatile, flash electrically erasable and programmable memory devices)などの複数のメモリデバイスを含むコアメモリアレイ４を備えることができる。例えば、メモリデバイスは電荷捕獲絶縁フラッシュメモリデバイスであることができ、以下にその詳細を説明する。
コアメモリアレイ４のメモリデバイスは複数のコアメモリデバイス６と、関連の動的基準メモリデバイス(the dynamic reference memory devices)とを含む。一実施形態では、アレイ４を動的基準メモリデバイス８がコアメモリデバイス６のマトリックス内に形成されるように配置することができる。
外部基準１０などのその他のメモリデバイスもメモリユニット２の一部を形成することができる。外部基準１０はコアメモリアレイ４から離間し、また、消去確認基準セル(erase verify reference cells)、プログラム確認基準セル（program verify reference cells）、及びソフトプログラミング基準セル、などを含むことができる。
当業者には明らかであるように、コアメモリデバイス６はメモリユニット２の使用者によって用いられ、データ又は実行可能コードなどの情報を記録することができる。動的基準８はコアメモリデバイス６の読み出し時にアシストするように使用することができる。より具体的には、動的基準８はコアメモリデバイス６のデータレベルビヘイビア（data level behavior）のインジケータ(indicator)として使用される。プログラミング、確認、読み出し及び消去などを含む、メモリユニット２の様々な動作は論理回路１２によって制御されうる。
更に図２を基準すると、メモリユニット２からのコアメモリアレイ４の一部もしくはセクタ１４の上面概略ブロック図が示されている。このセクタ１４はコアメモリデバイス６と、１つ以上の動的基準８を含むことができる。セクタ１４は絶縁スタック２０とともに配置されたワード線１６とビット線１８とを含むことができ、コアメモリデバイス６と動的基準デバイス８を機能的に形成している。適切な電圧をこのワード線１６とビット線１８へ印加することで、各メモリデバイスがプログラム、読み出し、確認及び／又は消去されうるように、セクタ１４のメモリデバイス６と８をアドレス指定できる。
更に図３を基準すると、セクタ１４の一部が断面で例示されており、コアメモリアレイ４のメモリデバイスの一般的な配列を例示している。図３の断面は２つのコアメモリデバイス６を示している。コアメモリデバイス６の各々は、動的基準メモリデバイス８と同じく、仮想接地のデュアルセル不揮発性フラッシュＥＥＰＭＤとして実装されることができる。例示のメモリデバイス６は例示目的で示されており、別の構造（例えば、スタックゲート配置、リセスゲート配置）で実装されることもできる。更に、動的基準８に対するコアメモリデバイス６の相対位置を変更することができる。
一般的なメモリデバイス６は電荷捕獲絶縁型フラッシュメモリデバイスとして実装され、各々は独立してプログラミングされ読み出されることができるペアの相補的な電荷捕獲領域を含む。
本明細書の議論を簡潔にするために、１つのメモリデバイス６の配置だけを説明しているが、残りのコアメモリデバイス６と動的基準メモリデバイス８はこれに対応する構造と動作を持ちうる。
例示の実施形態では、コアメモリデバイス６はP型の半導体基板２２を含む。基板２２内では、ビット線１８は埋め込みビット線の形態（buried bit line format）に形成される。このビット線１８（本明細書では導電領域とも呼ばれる）は基板２２へN型のドーパントを注入することによって、又は、金属あるいは金属含有化合物（例えば、シリサイドビット線１８）から形成することができる。各デバイス６に対し、隣接するペアのビット線１８は導電領域を形成する。この領域は様々なプログラミング及び読み出し動作においてソース及びドレインとして機能する。各デバイスに対して、ボディ２４は隣接するペアのビット線１８の間に配置される。例示されていないが、窒素層はビット線１８上に形成され、ビット線１８に隣接してＰ＋ポケット注入（P+pocket implants）を追加することができる。
基板２２の上には絶縁スタック２０がある。この絶縁スタック２０は、酸化シリコン（SiO2）、その他の標準的K(standard-K)材料（例えば、比誘電率が１０以下のもの）又は、ｈｉｇｈ−Ｋ材料（例えば、比誘電率が一実施形態では１０を超え、一実施形態では２０を越えるものなど）から形成される、下位の絶縁層２８（トンネリング絶縁層とも呼ばれる）が含まれる。
下位の絶縁層２８の上には電荷捕獲層（電荷蓄積層３０とも呼ばれる）がある。この電荷蓄積層３０は窒化シリコン（Si3N4）又はその他の適切な材料を含む非導電性材料から形成することができる。
電荷蓄積層３０の上には、酸化シリコン、その他の標準的Ｋ材料、又はｈｉｇｈ−Ｋ材料などから作られる、その他の絶縁層（上位絶縁層３２とも呼ばれる）がある。
ワード線１６は上位絶縁層３２上に形成される。各コアメモリデバイス６に対して、ワード線１６のうちの１つがゲート電極３４として機能する。ワード線１６は多結晶シリコンなどから形成することができる。別の構成では、ゲート電極３４は相互接続した導電性アイランド又はパッドから形成することができる。ワード線１６と絶縁スタック２０の仕事関数によって、１つのビット線１８から隣接するビット線１８へ延長する、ボディ２４内のチャネル３６を制御する。
当業者には明らかであるように、コアメモリデバイス６は変更可能である。そのような変更としては、コアメモリデバイス６の物理的配置、使用する材料、ドーピングパラメータなどの変更が挙げられる。しかし本明細書で説明しているプログラミング、確認、読み出し及び／又は消去技術は、この変更されたデバイスにおいても使用可能である。
コアメモリデバイス６は仮想接地デバイスとして構成することができる。つまり、メモリデバイス６の様々な動作中に、メモリデバイス６に関連付けられたどちらのビット線１８も、対応するビット線１８へ印加した電位を各々制御することによって、電子または正孔のソースとして機能する。更に、電子及び／または正孔のソースとして機能しているビット線を接地し、又はバイアス電位へ接続することができる。
以下の議論で更に明らかになるように、電荷蓄積層３０内では、コアメモリデバイス６は導電領域のうちの１つ（例えば、ビット線１８ａとして識別されるビット線）に隣接する第１の電荷蓄積領域（本明細書ではノーマルセル(normal cell)、ライトハンドビット（right-hand bit）もしくは第１電荷蓄積セル３８とも呼ばれる）と、導電領域のうちのその他の導電領域（例えば、ビット線１８ｂとして識別されるビット線）に隣接する、第２電荷蓄積領域（相補的セル、レフトハンドビット（left-hand bit）、もしくは第２電荷蓄積セル４０とも呼ばれる）を備えている。
一実施形態では、各電荷蓄積セル３８、４０は複数のデータ状態、例えば４つのデータ状態、を有することができる。このデータ状態は、論理０−０、論理０−１、論理１−０、及び論理１−１などの、２ビットのバイナリワードを表わすことができる。例えば、論理１−１のデータ状態は、所望の電荷蓄積セル３８、４０をプログラムされていない状態、もしくは本明細書中で“レベル”１と呼ばれる、ブランクプログラムレベルにしておくことによって実装することができる。その他の論理データ状態は、例えば区別できる量の電荷を所望の電荷蓄積セル３８、４０に蓄積することによって実装することができ、それらは、チャージ状態(charged states)、プログラム状態(programmed states)、プログラムレベル(programmed level)又はチャージプログラムレベル(charged program level)、とも呼ばれる。１−０のデータ状態に対応する最低チャージプログラムレベルは本明細書中で“レベル２”と呼ばれる。０−１のデータ状態に対応する中間（medium）チャージプログラムレベルは本明細書中で“レベル３”と呼ばれる。０−０のデータ状態に対応する最高チャージプログラムレベルは本明細書中で“レベル４”と呼ばれる。
例示の実施形態では、メモリデバイス６は構造的に左右対称型のデバイスであるので、第１の電荷蓄積セル３８と第２の電荷蓄積セル４０のプログラミング、確認、読み出し及び消去は、ビット線１８ａ及び１８ｂ（ソース及びドレイン）の役割をこれらの動作中に切り替えることによって行うことができる。従って、ビット線１８ａ、１８ｂは対象となる電荷蓄積セル３８、４０に応じて、ソース及びドレインという用語によって同義的に呼ぶことができる。
本明細書に説明されている技術によるコアメモリデバイス６のプログラミングを“クワッドビット(quad bit)”データストレージと呼ぶことができる。本明細書で用いているように、“クワッドビット”又は“クワッドビットデータストレージ”という用語は、ブランクプログラムレベルと３つのチャージプログラムレベルを含む、４つの識別可能な量から選択される電荷量を使って各電荷蓄積セル３８、４０を独立して“プログラミング”する、ことを言う。従って、クワッドビットの実施形態では、各コアメモリデバイス６（もしくは“トランジスタ”）は１６のデータ状態を有す（つまり、関連するペアの電荷蓄積セル３８、４０で、ブランクプログラムレベルと３個のチャージプログラムレベルとの１６個の順列が存在する。）他の実施形態では、４個以上のチャージプログラムレベルが存在しうる。
本発明を開示するために、電荷蓄積セル３８、４０のどちらかに電荷を蓄積するプログラミング技術はホットエレクトン注入を含み、これはチャネルホットエレクトロン注入（ＣＨＥ）とも呼ばれる。しかし、使用される特定のメモリデバイスの種類に対応するようにプログラミング技術を変更することができる。
ホットエレクトン注入を利用して、第１の電荷蓄積セル３８はビット線１８ａ（ドレインとして機能する）とワード線１６（ゲート電極３４として機能する）へ電圧を印加することによって、チャージプログラムレベルへプログラミングすることができる。その他のビット線１８ｂは電荷蓄積セル３８のＣＨＥプログラミングに対して、ソース（つまり、電子のソース）として機能する。一実施形態では、バイアス電位も、（従来の電荷捕獲絶縁フラッシュメモリデバイスで見られるようなソースの接地又は浮遊ではなく）ソースへ印加される。プログラミング中にソースへバイアス電位を印加した結果、電子の注入をよりよく制御することが可能になり、これによりメモリデバイス６のデータ保持機能が向上する。
ゲート電極３４、ソース及びドレインへ印加された電圧は、絶縁層２８、３２と電荷蓄積層３０を通って縦方向の電界を生成し、また、ソースからドレインへのチャネル３６の長さ沿いに横方向の電界を生成する。所定の閾値電圧において、チャネル３６は、電子がソースから引き離されてドレインに向かって加速し始めるように反転する。電子がチャネル３６の長さ沿いに移動するにつれ電子はエネルギーを得て、また十分なエネルギーを得ると、電子は下位絶縁層２８の電位障壁を越えてジャンプし、かつ、電子が捕獲される電荷蓄積層３０へ入ることができる。電子が電位障壁をジャンプする確率はドレイン（つまり、ビット線１８ａ）に隣接する電荷蓄積セル３８の領域で最大となり、そこは電子が最大のエネルギーを得ている領域である。加速されたこれらの電子はホットエレクトロンと呼ばれ、電荷蓄積層３０に注入されると、電荷蓄積層３０の電荷蓄積セル３８に留まる。捕獲された電子は、この層の導電性が低く、また、その中の横方向の電界が低いことから、電荷蓄積層３０を通じて広がることはほとんどない。従って、捕獲された電荷は、隣接するビット線１８ａに近い電荷蓄積セル３８の電荷捕獲領域に局在する。
第１の電荷蓄積セル３８をプログラムする前述の技術は、第２の電荷蓄積セル４０をプログラムするために使用することができるが、ビット線１８ａと１８ｂ（つまり、ソース及びドレイン）の機能は逆になる。
コアメモリデバイス６のセル３８、４０の読み出しは、例えば逆読出し動作(reverse read operation)を使用して行うことができる。例えば、第１の電荷蓄積セル３８を読み出すために、ある電圧が第１の電荷蓄積領域３８（つまり、ビット線１８ｂであり、読み出し動作においてはドレインとも呼ばれる）と反対の導電領域へ印加され、また、ある電圧がゲート電極３４へ印加される。第１の電荷蓄積領域３８に隣接する導電領域（つまり、ビット線１８ａであり、読み出し動作においてはソースとも呼ばれる）が接地される。第２の電荷蓄積セル４０を読み出すために、ビット線１８ａと１８ｂの役割が逆にされる。読出し動作のドレイン電圧は“読み出されていない”（アンリード）電荷蓄積セル３８、４０によって蓄積された電荷を隠す（mask）、もしくは“カバーアップ”するように機能する。
読み出し動作において、チャネル３６を越えて流れる電流の総量はコアメモリデバイス６の閾値電圧の表示として使用され、また、基準電流（基準閾値電圧の表示として）に対して比較され、電荷蓄積セル３８、４０のうちの１つを“読み出す”データ状態を判断する。基準電流の生成、及び基準電流に対するチャネル３６の電流の比較については、以下に更に詳細に説明する。
図４を基準すると、コアメモリデバイス６の電荷蓄積セル３８、４０のうちの１つに対するデータ状態を示した、関連の閾値電圧（Vt）の分布４２を含む、データ状態の分布図（population plot）が示されている。ブランク状態、つまりレベル１は分布４２ａ、レベル２は分布４２ｂ、レベル３は分布４２ｃ、またレベル４は分布４２ｄによって表わされている。
コアメモリデバイス６のその他の電荷蓄積セル３８、４０のデータ状態に対する、関連の閾値電圧分布は、図４に例示しているものと同様の様相を持つ。閾値電圧分布４２はメモリデバイス６のプログラム／消去（ＰＥ）サイクリング、及び相補ビット妨害（ＣＢＤ：Complimentary Bit Disturb）などの係数に基づき、閾値電圧軸に沿って上下にシフトする傾向がある。（つまり、１つのセル３８、４０によって蓄積された電荷は、その他のセル３８、４０のプログラミング及び／又は呼び出しに影響を及ぼす。）
電荷蓄積セル３８、４０の各々のデータ状態は電荷捕獲絶縁フラッシュメモリデバイスの非対称データの保持機能を利用するために、同一の又は異なるものであってよい。ブランク状態（例えば、レベル１）に加えて、セル３８、４０のうちの１つによって複数のプログラムレベル（例えば、レベル２からレベル４まで）に対応する複数の電荷量を蓄積する機能は、マルチレベルセル（ＭＬＣ）データストレージと呼ぶこともできる。示されているように、各セル３８、４０に対し、非対称の４つのレベル（もしくは４つのデータ状態）の電荷を蓄積する技術は、本明細書中で“クワッドビット”データストレージと呼ぶこともできる。
仮想接地配列におけるＭＬＣプログラミングは、ゲート電圧（Vg）、ソース電圧（Vs）、及びドレイン電圧（V d ）を含む特定のプログラム電圧を各チャージプログラムレベルと関連付けることによって実現される。各プログラムレベルに対してVg、Vs、Vdを変化させることにより、電荷蓄積セル３８、４０各々に蓄積される電荷の総量を制御することができる。その結果、確認動作中にコアメモリデバイス６の閾値電圧（Vt）はターゲットチャージプログラムレベルに対応するプログラム確認基準値(program-verify reference value)を越え、及び／又は読み出し動作中に、コアメモリデバイス６のVtは所定の閾値電圧分布４２と共に下がる。別の態様では、プログラミングの継続時間を制御して、電荷蓄積セル３８、４０各々に蓄積される電荷の量を調整することができる。更に別の実施形態では、プログラム電圧とプログラミングの継続時間を互いに連動して変化させて、ターゲット電荷蓄積セル３８、４０に所望の電荷量を得ることができる。
コアメモリデバイス６の仮想接地配置では、電圧バイアス（例えば、アース以外の電位）はプログラミング中にソースへ印加されうる。ソースバイアス電圧は、ゲート電極３４とドレインへ印加される電位とともに使用することができ、その結果、コアメモリデバイス６のプログラミング全体を更に制御することができる。
引き続き図４を基準して、ターゲット電荷蓄積セル３８、４０がレベル４にプログラムされると、セル３８、４０によって蓄積された電荷量が、セル３８、４０がレベル３にプログラムされた場合にセル３８、４０によって蓄積される電荷量よりも多くなるように、プログラム条件の組合せが選択される。一実施形態では、レベル４の分布４２ｄの最小閾値電圧（Vtprog4）は、レベル３の分布４２ｃの最大閾値電圧よりも約１ボルト高い。同様に、レベル３にプログラムされたセル３８、４０によって蓄積される電荷量は、セル３８、４０がレベル２にプログラムされた場合にセル３８、４０によって蓄積される電荷量よりも多い。一実施形態では、レベル３の分布４２ｃの最小閾値電圧（Vtprog3）は、レベル２の分布４２ｂの最大閾値電よりも約１ボルト高い。同様に、レベル２にプログラムされたセル３８、４０によって蓄積される電荷量は、セル３８、４０がレベル１にプログラムされる場合にセル３８、４０によって蓄積される電荷量よりも多い。一実施形態では、レベル２の分布４２ｂの最小閾値電圧（Vtprog2）は、消去閾値電圧（Vtblank）もしくはレベル１の分布４２ａの最大閾値電圧よりも約１．５ボルト高い。
コアメモリデバイス６がパルスされ電荷蓄積セル３８、４０のうちの１つへ電荷が注入されると、確認動作が実行され、コアメモリデバイス６が所望のチャージプログラムレベル２−４にプログラムされたことが確認される。確認動作はコアメモリデバイス６（もしくはIcore）のドレインとソース電流（Ids）を比較するステップを含む。適切な電圧がゲート電極へ印加される場合に生成される、コアメモリデバイス（もしくはIcore）のドレインとソース電流（Ids）と、所望のチャージプログラムレベル２から４に対応する外部確認基準デバイスによって生成される電流に対するソース及び／ドレインを比較するステップを含む。従って、外部基準１０（図１）は少なくとも３つの固定された（例えば、静的にチャージされた）プログラム確認基準を含み、各々はチャージプログラムレベル２から４に対応する基準電流を与えることができる（例えば、Ivref2はレベル２に対応する電荷の蓄積を確認し、Ivref3はレベル３に対応する電荷の蓄積を確認し、またIvref4はレベル４に対応する電荷の蓄積を確認する）。Icoreが所望のプログラムレベルに対応するIvrefよりも大きい場合、論理回路１２はターゲット電荷蓄積セル３８、４０が適切にチャージされ、次にプログラムされるべき電荷蓄積セル３８、４０のプログラミングを開始することができると判断することができる。しかし、Icoreが所望のプログラムレベルに対応するIrefに満たない場合、論理回路１２は、ターゲット電荷蓄積セル３８、４０が所望のプログラムレベルにチャージされておらず、ターゲット電荷蓄積セル３８、４０を再パルスできると判断することができる。
電荷蓄積セル３８、４０の読み出しを行うことで、リードセル３８、４０を読み出す間にアンリードセル３８、４０がコアメモリデバイス６の閾値電圧（Ids）に及ぼしうる影響を補償することができる。つまり、その他の電荷蓄積セル３８、４０に存在するいずれの電荷は、メモリデバイス６の閾値電圧に影響を及ぼしうる（つまり、増加させうる）。この現象は相補ビット妨害（ＣＢＤ）として周知であり、アンリードセル３８、４０が比較的高いプログラムレベル（例えば、レベル３又はレベル４であって、それらは蓄積された電荷量に大いに関連する）にプログラムされる場合に大いに影響があることが分かっている。
ＣＢＤに対抗するために、各電荷蓄積セル３８、４０は別の “逆”読み出し動作で読み出される（又は、問い合せされる）。問い合せセル３８、４０を読み出すために、約３Ｖから約５Ｖの電圧がゲート電極３４へ印加され、また、約１．４Ｖから約２Ｖの電圧が、アンリードセル３８、４０に隣接する導電領域（この導電領域は読み出し動作においてはドレインと呼ばれる）（つまり、ビット線１８）に印加される。リードセル３８、４０に隣接する導電領域（この導電領域は読み出し動作においてはソースと呼ばれる）（つまり、ビット線１８）は接地することができる。ドレイン電圧はチャネル３２内のアンリードセル３８、４０の下に空乏領域を生成し、アンリードセル３８、４０によって蓄積された電荷を“カバーアップ”する。
コアメモリデバイス６（もしくはIcore）のIdsを、動的基準メモリセル８からの電流に対して比較して、問い合せセル３８、４０のデータ状態を判断する。示されているように、動的基準８は、コアメモリデバイス６と同じ構造と動作的特徴を備えたデュアルセルメモリデバイスとして実装することができる。一実施形態では、動的基準８はコアメモリアレイ４の一部を形成する。簡潔に言えば、動的基準８の各電荷蓄積セルは、動的基準８がコアメモリデバイス６によって蓄積されうる特定のデータ状態の形態を備えてプログラムされるような、電荷量を蓄積するようにプログラムされる。例えば、１つの動的基準は１つのセルにレベル１を、その他のセルにレベル４を蓄積するように使用することができる。
時間の経過とともに、動的基準８の閾値電圧に寄与する動的基準８のセルによって蓄積された電荷量、およびその他の係数は変化しうる。このような変化は動的基準８の閾値電圧に対応する変化をもたらす。この、動的基準８の閾値電圧の変化は、例えばコアメモリセル６の読み出し中に残りのコアメモリデバイス６の閾値電圧のドリフトを補償するように、メモリユニット２に関連づけられた論理回路１２が使用することができる。論理回路１２はコアメモリデバイス６及び／又は動的基準メモリデバイス８を、動的基準８の閾値電圧の変化に基づいてリフレッシュ又はリプログラムするように、動的基準８の閾値電圧トラッキングを用いることもできる。
本明細書の議論を単純化するために、２桁の値が使用され、問い合せコアメモリデバイス６又は問い合せ動的基準３８、４０の各々のセル３８、４０によって記録されたデータの状態を説明する。第１桁はリードセル３８、４０のデータ状態を表し、第２桁はアンリードセル３８、４０のデータ状態を表す。例えば、リードセル３８、４０がレベル３にプログラムされ、アンリードセルがレベル２にプログラムされると、問い合せメモリデバイス６、８は、“３２”という表記で表わすことができる。
問い合せコアメモリデバイス６（Icore）のドレイン−ソース電流は基準電流（Iref）に対して比較され、リードセル３８、４０のデータ状態が判断される。基準電流Irefは動的基準８の選択されたペアのドレイン−ソース電流を平均化してもたらされる。そのセル３８、４０は予めプログラムされており、選択したデータ状態を記録する（ここで使用されているように、“平均化する”という用語は平均値を導くことに加え、いずれの数学的解析もしくは電流／電圧比較を行うことを含みうる。従って、特定の基準電流は本明細書中ではIref-ab/nmとして識別され、変数ａとｂはそれぞれ、平均化したペアからの第１動的基準８のリードセル３８、４０とアンリードセル３８、４０のデータ状態を表す。また、変数ｎとｍはそれぞれ、平均化したペアからの第２動的基準８のリードセル３８、４０とアンリードセル３８、４０のデータ状態を表す。必要に応じて、基準電流は２つ以上の動的基準８を使用して選択的にもたらされる。明らかなように、IcoreとIrefを比較することは、様々なデータ状態（例えば、レベル１、レベル２、レベル３、及びレベル４）に対するコアメモリデバイス６の閾値電圧を直接示す。
図５を基準すると、コアメモリデバイス６の選択セル３８、４０を読み出す１つの方法を示すフロー図が例示されている。このフロー図は基準電流に対するコアデバイス６の電流を連続して比較しているが、論理回路１２は様々な基準電流に対してコアデバイス６の電流を同時に比較し、また、読み出しデータ状態に対応する適切な出力を生成するように実装される。このような実装品によってメモリユニットの読み出し速度の向上がアシストされる。従って論理回路１２は例えば複数のセンス増幅器とともに実装されることが可能で、電流と論理ゲートを比較し、この比較した電流に基づく適切なバイナリワードを出力する。
読み出し方法はブロック４４において開始する。ブロック４４では動的基準８が読み出され、基準電流が生成される。一実施形態では、メモリユニット２の全読み出し動作中に読み出されるべき、すべてのコアメモリデバイス６のすべてのセル３８、４０について、ブロック４４の動作を一度に実行することができる。その後、ブロック４６において、コアメモリデバイスに対し、読み出しされるセル３８、４０に対するコアデバイス６の電流を判定するために問い合せすることができる。
次にブロック４８では、コアデバイス６の電流（Icore）が第１の基準電流（Iref14/21）に対して比較される。第１の基準電流は動的基準デバイス８からもたらされ、コアメモリデバイス６の読み出しセル３８、４０がブランクデータ状態（つまり、レベル１）にあるか、又はチャージプログラムレベル（つまり、レベル２又はそれ以上）にあるかが示される。例示の実施形態において、第１の基準電流は、ブランクデータ状態を記録しているセル３８、４０に対する、最大限(maximum possible)の相補ビット妨害を示す少なくとも１つの動的基準からの基準電流と、最低チャージプログラムレベルを記録しているセル３８、４０に対する最小限(minimum possible)の閾値電圧を示す少なくとも１つの動的基準からの基準電流とを平均化することによってもたらされる。
ブランクデータ状態を記録しているセル３８、４０に対する最大限の相補ビット妨害は動的基準デバイス８によって示すことができ、リードセル３８、４０はブランクデータ状態（例えば、レベル１）であり、アンリードセル３８、４０は最高チャージプログラムレベル（例えば、クワッドビット配置に対してはレベル４）である。最小のチャージプログラムレベルを記録しているセル３８、４０に対する最小限の閾値電圧は動的基準８によって示すことができ、リードセル３８、４０は最低チャージプログラムレベル（例えば、レベル２）に対応する電荷を蓄積し、また、アンリードセル３８、４０はチャージされていない、もしくはブランクデータ状態（例えば、レベル１）である。従って、第１基準電流はIref14/21という簡単な表記で示される。
IcoreがIref14/21未満の場合は、問い合せコアメモリデバイス６のリードセル３８、４０はブランクデータ状態であると判断され、また、ブロック５０では、この状態の表示は例えばバイナリワード“１１”を出力することによって、論理回路１２によって出力することができる。
IcoreがIref14/21より大きい場合は、問い合せコアメモリデバイス６のリードセル３８、４０はチャージプログラム状態であると判断され、また、該方法はブロック５２へと進むことができ、ブロック５２ではIcoreは第２の基準電流（Iref21/31）に対して比較される。第２の基準電流は動的基準デバイス８から得られ、コアメモリデバイス６のリードセル３８、４０が最低チャージデータ状態（例えば、レベル２）であるか、又は最高チャージプログラムレベル（つまり、レベル３もしくはそれ以上）であるかが示される。第２の基準電流は、例示の実施形態では、最低チャージプログラムレベルを記録しているセル３８、４０に対する最小限の閾値電圧を示す少なくとも１つの動的基準からの基準電流と、中間チャージプログラムレベルを記録しているセル３８、４０に対する最小限の閾値電圧を示す少なくとも１つの動的基準からの基準電流とを平均化することによってもたらされる。
最低チャージプログラムレベルを記録しているセル３８、４０に対する最小限の閾値電圧は動的基準デバイス８によって示すことができ、リードセル３８、４０は最低チャージプログラム（例えば、レベル２）に対応する電荷を蓄積し、アンリードセル３８、４０はチャージされていない、もしくはブランクデータ状態（例えば、レベル１）である。中間チャージプログラムレベルを記録しているセル３８、４０に対する最小限の閾値電圧は動的基準８によって示すことができ、リードセル３８、４０は中間チャージプログラムレベル(例えば、レベル３)に対応する電荷を蓄積し、また、アンリードセル３８、４０はチャージされていない、もしくはブランクデータ状態（例えば、レベル１）である。従って、第１基準電流はIref121/31という簡単な表記で示される。
IcoreがIref121/31未満の場合は、問い合せコアメモリデバイス６のリードセル３８、４０は最低チャージプログラム状態（例えば、レベル２）であると判断され、また、ブロック５４では、この状態の表示は例えばバイナリワード“１０”を出力することによって、論理回路１２から出力することができる。
IcoreがIref121/31より大きい場合は、問い合せコアメモリデバイス６のリードセル３８、４０は最低チャージプログラム状態よりも大きなチャージプログラム状態であると判断される。また、方法はブロック５６へと進むことができ、ブロック５６ではIcoreが第３の基準電流（Iref31/41）に対して比較される。第３の基準電流は動的基準デバイス８からもたらされることができ、コアメモリデバイス６のリードセル３８、４０が中間チャージデータ状態（例えば、レベル３）にあるか、又は高チャージプログラムレベル（つまり、レベル４）にあるかが示される。第３の基準電流は、例示の実施形態では、最小限のチャージプログラムレベルを記録しているセル３８、４０に対する最小限の閾値電圧を示す少なくとも１つの動的基準からの基準電流と、最高チャージプログラムレベルを記録しているセル３８、４０に対する最小限の閾値電圧を示す少なくとも１つの動的基準からの基準電流とを平均化することによってもたらされる。
中間チャージプログラムレベルを記録しているセル３８、４０に対する最小限の閾値電圧は動的基準デバイス８によって示すことができ、リードセル３８、４０は中間チャージプログラムレベル（例えば、レベル３）に対応する電荷を蓄積し、また、アンリードセル３８、４０はチャージされていない、もしくはブランクデータ状態（例えば、レベル１）である。最高チャージプログラムレベルを記録しているセル３８、４０に対する最小限の閾値電圧は、動的基準８によって示すことができ、読み出しセル３８、４０は最高チャージプログラムレベル（例えば、レベル４）に対応する電荷を蓄積し、また、アンリードセル３８、４０はチャージされていない、もしくはブランクデータ状態（例えば、レベル１）である。従って、第１の基準電流はIref31/41という簡単な表記で示される。
IcoreがIref131/41未満の場合は、問い合せコアメモリデバイス６のリードセル３８、４０は中間チャージプログラム状態（例えば、レベル３）であると判断され、また、ブロック５８では、この状態の表示は例えばバイナリワード“０１”を出力することによって、論理回路１２から出力することができる。
IcoreがIref131/41より大きい場合は、問い合せコアメモリデバイス６のリードセル３８、４０は最高チャージプログラム状態（例えば、レベル３）であると判断され、また、ブロック６０では、この状態の表示は例えばバイナリワード“００”を出力することによって、論理回路１２から出力することができる。
問い合せ電荷蓄積セル３８、４０のデータ状態が判断されると、図５の方法を別の電荷蓄積セル３８、４０に対して、対象となる各コアメモリデバイス６が完全に読み出されるまで繰り返すことができる（できる限りブロック４６から開始する）。
メモリデバイス６の消去は、電荷捕獲絶縁フラッシュメモリデバイスを消去するための従来の技術を用いて実行することができる。例えば、バンドトゥバンド（ＢＴＢ：band-to-band）のホットホールを注入する技術を用いて電荷蓄積セル３８、４０から電荷を取り除くことができる。
本発明のプログラミング技術を集積回路メモリコアの単位面積あたりに記録されるデータビットの密度を増加するために使用できることは明らかである。単一のコアメモリデバイス６は４つ以上の従来のフローティングゲートメモリデバイスに置き換えることができ、又は、２つ以上の電荷蓄積絶縁フラッシュメモリデバイスに置き換えることができる。従って、本発明によってプログラムされるコアメモリデバイス６を使用して、コアメモリアレイ４の電力要件、サイズ及び製造コストを低減することができる。
本発明の特定の実施形態を詳細に説明しているが、本発明はこれに対応して範囲が制限されるものではなく、ここに添付されている請求項の精神や用語に伴うすべての変更、修正及び均等物を含むものとする。
例えば、電荷蓄積セル３８、４０の各々を、各電荷蓄積セルが３以上のデータのビットを蓄積できるように、より大きなレゾリューション（例えば、追加のプログラムレベル）でプログラムすることができる。
本発明によるプログラミング方法を応用することができる、複数のコアメモリデバイスを備えた一般的なメモリユニットの概略的ブロック図。 コアメモリデバイスを備えることができる、メモリユニットからのコアメモリアレイの一部の概略的ブロック図。 図２のライン３−３に沿った、コアメモリアレイからの一般的なコアメモリデバイスの概略的断面図。 コアメモリデバイスからの電荷蓄積セルのマルチレベルセル（ＭＬＣ）プログラミングに対する、相対的なプログラムレベル閾値電圧分布を含む分布図。 コアメモリデバイスから選択された電荷蓄積セルを読み出す方法を示したフロー図。

Claims (7)

  1. 第１の導電領域に隣接する第１電荷蓄積領域と、第２の導電領域に隣接する第２の電荷蓄積領域とを備えた連続した絶縁電荷蓄積層を含む電荷捕獲絶縁コアメモリデバイスを制御する方法であって、
    第１量の電荷を蓄積するために第１電荷蓄積領域をプログラミングするステップを備え、前記第１量の電荷はブランクプログラムレベルおよび複数のチャージプログラムレベルのうちの１つから選択される第１領域のデータ状態に対応するものであって、
    第２量の電荷を蓄積するために前記第２電荷蓄積領域をプログラミングするステップを備え、前記第２量の電荷はブランクプログラムレベルおよび複数のチャージプログラムレベルのうちの１つから選択される第２領域のデータ状態に対応するものであって、
    複数の基準電流に対して前記第１の導電領域と前記第２の導電領域の間に配置されたチャネルを通る電流を比較することによって、前記電荷蓄積領域のうちの１つを読み出し、前記読み出し電荷蓄積領域がプログラムされるデータ状態を判断するステップを備え、複数の動的基準は前記コアメモリデバイスと関連付けられており、かつ、前記基準電流は第１の関連付けられた動的基準の最大相補ビット妨害閾値電圧条件と、第２の関連付けられた動的基準の最小プログラムレベル閾値電圧条件とを平均化することによってもたらされる第１の基準電流を含む、
    方法。
  2. 前記電荷蓄積領域のうちの１つに対する各データ状態はメモリデバイスに対する識別可能な閾値電圧を確立する、請求項１記載の方法。
  3. 前記第１の電荷蓄積領域を前記チャージプログラムレベルのうちの１つへプログラミングする間に、バイアス電位が前記第２の導電領域へ印加される、請求項１又は２記載の方法。
  4. 前記第２の電荷蓄積領域を前記チャージプログラムレベルのうちの１つへプログラミングする間に、バイアス電位が前記第１の導電領域へ印加される、請求項１、２または３記載の方法。
  5. 前記複数のチャージプログラムレベルは、最小プログラムレベル、中間プログラムレベル、及び最大プログラムレベルを含む、請求項１から４のいずれか１項に記載の方法。
  6. 前記読み出し電荷蓄積領域に対して判断された前記データ状態に関連づけられた第１のデジタルワード値を出力するステップを更に有し、前記第１のデジタルワードは少なくとも２ビット長である、請求項１から５のいずれか１項に記載の方法。
  7. 前記その他の前記電荷蓄積領域を読み出すステップと、前記その他の前記電荷蓄積領域に対して前記データ状態と関連付けられた第２のデジタルワード値を出力するステップを更に含み、前記第２のデジタルワードは少なくとも２ビット長である、請求項６記載の方法。
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